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实验一 十进制计数器的设计 姓名：何 斌 一、实验目的  学号：1112120122  专业：自 动 化 熟悉 QuartusⅡ的 Verilog HDL 文本设计流程全过程，学习计数器的设计、 仿真和硬件测试。 二、实验原理 按规定编写程序如下： module CNT10 (CLK,RST,EN,LOAD,COUT,DOUT,DATA); input CLK,EN,RST,LOAD; input [3:0] DATA; output [3:0] DOUT; output COUT; reg [3:0] Q1 ; reg COUT ; assign DOUT = Q1; always @(posedge CLK or negedge RST) begin if (!RST) Q1 = 0; else if (EN) begin if (!LOAD) Q1 = DATA; else if (Q19) Q1 = Q1+1; else Q1 = 4b0000; end end always @(Q1) if (Q1==4h9) COUT = 1b1; else COUT = 1b0; endmodule 以上程序说明了： 1、 RST 在任意时刻有效时，计数也能即刻清 0。 2、 当 EN=1，且在时钟 CLK 的上升沿时刻 LOAD=0 时，4 位输入数据 DATA=7 被加载，在 LOAD=1 后作为计数器的计数初值，计数到 9 时， 1 COUT 输出进位 1。 3、 当 EN=1，RST=1，LOAD=1 时，计数正常进行，在计数数据等于 9 时 进位输出高电平。 三、实验设备与软件平台 计算机一台，QuartusⅡ软件 四、实验内容 编写 Verilog 程序描述一个电路，实现以下功能：设计带有异步复位、同 步计数使能和可预置型的十进制计数器。 具有 5 个输入端口（CLK、RST、EN、LOAD、DATA）。CLK 输入时钟信号； RST 起异步复位作用，RST=0，复位；EN 是时钟使能,EN=1,允许加载或计数； LOAD 是数据加载控制，LOAD=0，向内部寄存器加载数据；DATA 是 4 位并行加载 的数据。有两个输出端口（DOUT 和 COUT）。DOUT 的位宽为 4，输出计数值，从 0 到 9；COUT 是输出进位标志，位宽为 1，每当 DOUT 为 9 时输出一个高电平脉 冲。 五、实验步骤 1、在非 C 盘中建立一个 CNT10 的文件夹，启动 Quartus II 软件，新建一 个 Verilog HDL File，如图所示： 2、编写如图的 Verilog 程序，存盘，文件名为 CNT10.V。 2 存盘后会出现如图所示的对话框，问是否建立一个新的工程，点击“是” 。 注意下图画红圈的部分，名称一定要和程序的名称一样 3 然后添加工程文件 选择如图所示的元件 4 最后完成工程的建立，进行编译。 3、通过编译后，建立波形文件 5 点击 Edit→End Time…→在 Time 输入 50us，如图所示 按住键盘上的 Ctrl+w 键入全屏模式，点击 View→Utility Windows→Node Finder,Filter 中选择 Pins:all,点击 List,得到如图 所示的结果 把上图中的输入、输出端口放入仿真列表中，并对各输入端进行仿真设 置，CLK 设置时钟，EN、RST、LOAD 设置高低电平，DATA 设置数值，如 图所示 6 最后保存，文件名为 CNT10.vwf 4、进行仿真，分析结果。 5、进行引脚锁定，点击下图中的红圆圈 会出现利用图形方式设置现锁定引脚的编译窗口，输入引脚编号与输入 信号端所对应，如下表 输入端口信号 D[3] D[2] D[1] D[0] RST LOAD EN CLK 功能键设定 健 8 PIO7 健 7 PIO6 健 6 PIO5 健 5 PIO4 健 3 PIO2 健 2 PIO1 健 1 PIO0 CLOCK0 引脚编号 PIN_240 PIN_239 PIN_238 PIN_237 PIN_235 PIN_234 PIN_233 PIN_28 输出端口信号 DOUT3 DOUT2 DOUT1 DOUT0 COUT 指示器设定 数码管 1 数码管 1 数码管 1 数码管 1 D1 7 PIO19 PIO18 PIO17 PIO16 PIO8 引脚编号 PIN_16 PIN_15 PIN_14 PIN_13 PIN_1 如图所示，引脚已经锁定好，再进行编译 六、实验结果及分析 在进行实验箱的操作当中，按下键 1,，键 2，键 3 后数码管能计数。 七、心得体会 8