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计算机 09-3 班 郑秀枫 实验一  四位全加器的实现  实验目的 掌握 Quartus9.0 图形编辑输入法 掌握 Quartus 环境下文件的编译、仿真及下载方法 了解 VHDL 语言的设计流程 掌握 quartus 环境下 VHDL 的使用方法 实验内容 用图形/原理图法实现 4 位全加器。 用 VHDL 语言实现 4 位全加器，必须使用元件例化。 仿真并通过。 3、下载到实验板，并验收 实验步骤 1、 图形编辑发设计 4 位加法器 （1） 新建图形文件，设计一位全加器，逻辑电路图如下图（图 1-1） 所示。 图 1-1 （2） 将设计好的一位全加器进行例化，操作为 file?Create/Update?Create symbol files for currentfile，完成此操 作后会在元器件符号表里找到刚刚做好的一位全加器。 （3） 再新建一个图形文件，用四个已经做好的一位全加器级联成一个 四位全加器，其逻辑原理图如图 1-2 所示。编辑好后保存文件， 在文件列表里找到该文件，右键?Set as Top-level Entity，将其设 置为顶层文件，点击编译按钮就行编译。 1 计算机 09-3 班 郑秀枫 图 1-2 （4） 新建波形文件，赋予每个输入端口某种输入信号，保存波形文件， 进行功能仿真，观察输出端波形与输入信号关系是否正确。若不 正确，查找问题所在并解决问题；若正确，则进行管脚分配，分 配完毕后再编译一次使分配生效，连接 DE2 开发板到电脑，将文 件下载到开发板进行验证。 2、 用 VHDL 语言设计 4 位加法器 （1） 新建一个 VHDL 源文件，文件名为 adder1.vhd，使用 VHDL 实现 一位全加器，其 VHDL 代码如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY adde1r IS PORT(A,B,Ci:IN STD_LOGIC; S,Co:OUT STD_LOGIC); END adder1; ARCHITECTURE qadder OF adder1 IS BEGIN PROCESS(A,B,Ci) VARIABLE n1,n2,n3:STD_LOGIC; BEGIN n1:=A AND B; n2:=A XOR B; 2 计算机 09-3 班 n3:=Ci AND n2; Co=n3 OR n1; S=n2 XOR Ci; END PROCESS; 郑秀枫 四、 END qadder; （2） 再新建一个 VHDL 源文件，命名为 adder4.vhd，在这里将 adder 一位全加器例化并使用它，做成四位全加器，代码如下： library ieee; use ieee.std_logic_1164.all; entity adder4 is port(A,B:in std_logic_vector(3 downto 0); S:out std_logic_vector(3 downto 0); Co:out std_logic; Ci:in std_logic); end adder4; architecture adder_4 of adder4 is component adder port( :in std_logic; :in std_logic; i:in std_logic; Co:out std_logic; S:out std_logic); end component; signal c1,c2,c3:std_logic; begin u1:adder port map(A(0),B(0),Ci,c1,S(0)); u2:adder port map(A(1),B(1),c1,c2,S(1)); u3:adder port map(A(2),B(2),c2,c3,S(2)); u4:adder port map(A(3),B(3),c3,Co,S(3)); end adder_4; （3） 保存文件后将 adder4 设置为顶层文件并编译，编译通过后按照 与图形编辑发一样的仿真、管脚分配方式进行操作，最后下载到 开发板验证 实验现象 两种方式实现的四位加法器下载到 DE2 开发板后都可正常工作，其中使用 SW0 作为低位的进位，SW4~1 作为数据 B，SW8~5 作为数据 A，LDG3~0 作为 输出的结果，LEDG4 作为输出的进位。当 SW4~1 闭合 SW8~5 和 SW0 断开时， 只有 LEDG3~0 这四个灯亮；当 SW8~0 全闭合时，LEDG4~0 灯全亮。 3 计算机 09-3 班 郑秀枫 09