数字逻辑设计第7章(1).pptVIP

作 业 7.4 7.5 Chapter 7 Sequential Logic Design Principles latches and Flip-flops Clocked Synchronous State-Machine Analysis Clocked Synchronous State-Machine Design 基本概念 Logic circuits： combinational logic circuit（组合逻辑电路） sequential logic circuit（时序逻辑电路） 任何时刻的输出仅取决于当时的输入 任一时刻的输出不仅取决于当时的输入， 还取决于过去的输入序列 电路特点：无反馈回路、无记忆元件 电路特点：有反馈回路、有记忆元件 7.1 Bistable Elements Q Q_L 1 1 0 0 Q Q_L 电路有两种稳定状态：Q = 1 ( 1态 ) 和 Q = 0 ( 0态 ) —— 双稳电路（bistable） 只要一接电源，电路就随机出现两种状态 中的一种，并永久地保持这一状态。 0 0 1 1 Vin1 Vout1 Vin2 Vout2 Vout2 Vin2 = Vin2 = Vout2 稳态 stable 亚稳态 metastable Q Q_L Vin1 Vout1 Vin2 Vout2 Vin1 Vout1 = Vin2 = Vout2 Q Q_L Vin1 Vout1 Vin2 Vout2 所有的时序电路对亚稳态都是敏感的 Metastable Behavior 稳态 稳态 亚稳态 随机噪声会驱动工作于亚稳态点的电路转移到一个稳态的工作点上去 Q Q_L 从一个“稳态”转换到另一个“稳态” 需加一定宽度的脉冲（足够的驱动） 7.2 Latches and Flip-Flops Latches and Flip-flops are digital devices that have the ability to store binary information after the excitation input has changed. They are considered to be the basic memory cell for the majority of electronic binary data storage applications. S-R Latch Q QN R S （1）S = R = 0 电路维持原态 0 0 Q QN NOR gate ? not gate Q* = Q QN* = QN Next state （新态） Present state（原态） S-R Latch Q QN R S 1 0 （2）S = 0, R = 1 a. 原态：Q=0，QN=1 0 1 新态：Q*=0，QN*=1 b. 原态：Q=1，QN=0 新态：Q*=0，QN*=1 锁存器清0：Q*=0 QN*=1 即使S,R无效（=0） 锁存器仍能锁定0态 Reset 1 0 (a) Q QN R S 1 0 0 1 (b) 0 0 1 0 1 Q QN R S 0 1 （3）S = 1, R = 0 a. 原态：Q=1，QN=0 1 0 新态：Q*=1，QN*=0 b. 原态：Q=0，QN=1 新态：Q*=1，QN*=0 锁存器置1：Q*=1 QN*=0 即使S,R无效（=0） 锁存器仍能锁定1态 Set 0 1 (a) Q QN R S 0 1 1 0 (b) 0 0 1 1 0 S-R Latch Q QN R S （4）S = R = 1 0 0 Q* = QN* = 0 当S,R无效（=0）时， 1 1 Q QN 0 0 亚稳态，对噪声敏感 状态不确定 “禁止” S-R Latch S-R锁存器的功能描述 S Q R QN 逻辑符号 S Q R Q 逻辑符号 Q QN R S reset set 清0 置1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 S R 0 1 0 0 1 1 0 0 Q Q* 状态转移真值表 0 0 0 1 1 0 1 1 S R 维持原态 0 1 1 0 0 0 Q QN 功 能 表 状态图 S-R锁存器的功能描述