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* * * * * Peking University 微纳集成系统实验班，2014年春季学期 Peking University 微纳集成系统实验班，2016年春季学期 Peking University 微纳集成系统实验班，2014年春季学期 Peking University 微纳集成系统实验班，2016年春季学期 Peking University 微纳集成系统实验班，2014年春季学期 Peking University 微纳集成系统实验班，2014年春季学期 Peking University 微纳集成系统实验班，2014年春季学期 Peking University 微纳集成系统实验班，2014年春季学期 Peking University 微纳集成系统实验班，2014年春季学期 集成电路设计部分总结 贾嵩 jias@pku.edu.cn 电路部分内容 从器件到电路：CMOS电路结构 从功能到性能：反相器瞬态特性 从反相器到逻辑门：与非门/或非门、逻辑门 从简单逻辑门到复杂逻辑门：逻辑门的级联 分析过程：数字CMOS电路 根据器件在电路中的连接关系，确定电流方向，确定器件的源漏端 根据器件的Vgs，判断器件开关的通断，确定逻辑功能 定量分析：根据源漏电压和Vdsat判断导通器件的工作区，根据器件电流列出电路的支路电流方程，解方程求出节点电压和支路电流 特殊现象考虑亚阈电流、衬偏效应等二级效应 1、从器件到电路-反相器 一个输入，一个输出 1个NMOS，1个PMOS 器件连接关系 Vin作为PMOS和NMOS的共栅极 Vout作为共漏极 VDD作为PMOS的源极和衬底端 GND作为NMOS的源极和衬底端 V V in out CMOS电路—与非门 二输入与非门 电路图 逻辑符号与真值表 1 * CMOS电路—或非门 * 电路图 逻辑图 真值表 * CMOS逻辑门的构成特点 1）每个输入信号同时接一个 NMOS管和一个PMOS管 的栅极, n输入逻辑门有 2n个管子 2）实现带“非”的逻辑功能 input: x1,x2,……,xn output: F1 F2 F = F1 F2 F1 F2 + F = F1 F2 A B C F = A B C A B C F = A B C + + 3) 逻辑函数F(x1,x2,……,xn) 决定于管子的 连接关系。 NMOS：串与并或 PMOS：串或并与 CMOS逻辑门的构成特点 一个公式口诀 2、从功能到性能：反相器瞬态 电路的工作速度取决于传输延迟时间 输入信号变化50％到输出信号变化50％的时间 根据输出信号情况，分为上升延迟和下降延迟 时间 反相器传输延迟时间 利用电流传送电荷的时间t=Q/I 电压变化VDD/2，电源传递到电容的电荷为CL*VDD/2 电流取饱和电流的一半 上升延迟时间简化电路 * 传输延迟时间 上升延迟时间的归一化公式 类似的可以推导下降延迟时间 电路部分唯一公式 负载电容 * CMOS反相器的分析与设计 反相器的设计参数包括NMOS和PMOS的沟道宽度（W）和沟道长度（L） L一般取工艺允许的最小器件长度（特征尺寸），增加L速度变慢，面积增加 实际的设计变量就是Wp和Wn 分析过程：给器件宽长比，负载电容，计算延迟时间 1. 上升延迟时间 2. 下降延迟时间 分析方法：等效反相器 最坏情况 KPeff=KP KNeff=KN/n D C B A D C B A CY Y 3、从反相器到逻辑门 复杂逻辑门：分析与设计 NMOS：串与并或 PMOS：串或并与 设某0.5微米工艺，VDD = 5V，VTN = 1V，VTP = -1V，Cox = 5×10-8 F/cm2，μn = 200 cm2/Vs、μp = 200 cm2/Vs。 驱动10fF负载电容时上升、下降延迟时间不大于1ns 逻辑门的级联：延迟时间 输入信号到输出信号的下降延迟时间：前一级门的上升延迟，加上后一级门下降延迟 级联逻辑门的上升延迟：前级门的下降延迟加上后级门的下降延迟 别忘了找可能出现的最坏情况 逻辑门的级联：路径延迟相加 上升延迟，下降延迟 考虑路径的相关性 4、从简单逻辑门到复杂逻辑门 本部分课程内容总结 四个口号 从器件到电路 从功能到性能 从反相器到逻辑门 从简单逻辑门到复杂逻辑门 一个口诀 串与并或-串或并与 一个公式 祝同学们期末顺利！