2016014098_自实EDA原理及应用.pdf

一. 基础部分 1.整体框架 采用自顶向下的层次化设计思路，将实现功能的各模块放入单独的文件内完 成，最后通过top 文件例化各个模块实现整体功能，再根据引脚约束与硬件对应。 在本例的基础部分主要分为计数频率5hz 的分频，七段数码管的驱动，七段数码 管扫描的频率，计数模块，16 进制到10 进制转换模块。下面逐项介绍： 2.计数频率5HZ 分频 a.设计思路 由上一个实验，我们知道1HZ 的分频需要计数因此本例的5HZ 应 该计数到上次计数值的五分之一：9999999，也就是十六进制下的98967f，将分 频后的时钟 div_clk_098 作为输出。为了最终的顶层设计具有清零功能，因此对 每一个子模块也加入清零引脚。 b.源代码 module divclk_2_098( input clk_098, input rst_098, output reg div_clk_098 ); reg[31:0]counter_098; always@(posedge clk_098 or posedge rst_098) begin if(rst_098) counter_098=32 else if(counter_098==32h0098967f)//5hz 分频 begin counter_098=32 div_clk_098=~div_clk_098; end else counter_098=counter_098+1; end endmodule 3.数码管刷新频率分频 a.设计思路 根据人眼的视觉暂留效应，当数码管的刷新频率很快的时候，看上去会像多 个数码管通识导通。但原有100MHZ 的主频太快，以此刷新并不能实现效果，查 阅资料并实际测试，让其计数到60000 左右可以完成任务，最终选取了61567， 即16 进制下的f07f ，将输出scan_clk_098 作为顶层文件中的七段数码管的时钟 进行驱动刷新。 b.源代码 module divclk_098( input clk_098, input rst_098, output reg scan_clk_098 ); reg[19:0]counter_098; always@(posedge clk_098 or posedge rst_098) begin if(rst_098) counter_098=20h00000; else if(counter_098==20h0f07f) begin counter_098=20h00000; scan_clk_098=~scan_clk_098; end else counter_098=counter_098+1; end endmodule 4.计数 a.基本思路 为实现从002 到254 的计数，将计数满的判断值设为255，计数满则返回002， 但在实际测试中，如果将判断值设为255 因为扫描8 个数码管仍需要一段时间， 导致第一个数码管会出现255 的数值，显然这不是我们期望的，因此可在代码中 加入判断是否小于等于254 的条件，不满足则不显示。但是这样势必会增加代码 量和硬件电路，因此直接将判断值改为254，利用数码管的扫描时间完成最后一 个数的计数，因为跨越时间很小，其影响可忽略不计。 b.源代码 module counterb_098( input clk_098, input rst_098, output reg[7:0]counter_098 ); always@(posedge clk_098 or posedge rst_098) begin if(rst_098) counter_098=8h02; else if(c