基于fpga的函数发生器.pdfVIP

基于 FPGA 的 智能函数发生器的设计 学生姓名：X X 学生学号：2 0 XXXXXXXXX 一、设计要求 1.设计一个能产生递增、递减斜波，方波，三角波，正弦波，阶 梯波智能函数发生器； 2.要求能自主选择输出波形，并能调整输出频率。 二、设计原理 递增、递减斜波是以一定常数递增、递减来产生的。三角波的产 生是在输出波形的前半周期内从 0 累加到最大值 255 （8 位），在后半 周期从最大值递减到 0 来实现的。阶梯波阶梯波是以一定的常数递增 的。正弦波的产生原理是基于奈奎斯特采样定律，先对模拟信号采集， 经过量化后存入查表中，再由相位累加器产生地址，通过对查表寻址， 得到离散化波形序列，最后经过 D/A 转换输出模拟波形。方波的产 生是在输出波形的前半周期输出低电平，后半周期输出高电平，从而 得到占空比为 50%的方波信号。 通过所设计的智能函数发生器可以得到递增、递减斜波，方波， 三角波，正弦波和阶梯波六种波形，这些波形的产生都是通过 FPGA 的核心芯片，各种运算都在FPGA 中进行，直接输出选择的波形。 三、设计内容与步骤 设计的智能函数发生器就是为了得到得到递增、递减斜波，方波， 三角波，正弦波和阶梯波六种波形，可以通过按钮来选择输出波形， 并且具有复位的功能。 智能函数发生器总体框图如图 1.1 所示；图中输入 CLK 为时钟 信号，用于调整输出波形的频率；输入 RESET 为复位信号；输入 SEL[2..0]为选择信号，用于选择输出波形；输出 Q 接在 D/A 转换的 数据端，就可以在 D/A 转换器的输出端得到各种不同的函数波形。 图 1.1 智能函数发生器总体框图 1.递增斜波模块的设计： 递增斜波模块 ZENG 见图 1.2。它是递增斜波产生模块。 图 1.2 模块 ZENG 递增斜波模块 ZENG 的VHDL 程序设计： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ZENG IS PORT(CLK,RESET:IN STD_LOGIC; Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END ZENG; ARCHITECTURE ZENG_ARC OF ZENG IS BEGIN PROCESS(CLK,RESET) VARIABLE TMP:STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN IF RESET=0 THEN TMP: ELSIF CLKEVENT AND CLK=1 THEN IF TMPTHEN TMP: ELSE TMP:=TMP+1; END IF; END IF; Q=TMP; END PROCESS; END ZENG_ARC; 2.递减斜波模块的设计： 递减斜波模块 JIAN 见图 1.3。它是递减斜波产生模块。 图 1.3 模块 JIAN 递减斜波模块 ZENG 的VHDL 程序设计： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY JIAN IS PORT(CLK,RESET:IN STD_LOGIC; Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END JIAN; ARCHITECTURE JIAN_ARC OF JIAN IS BEGIN PROCESS(CLK,RESET) VARIABL