企业培训 1.3 SMT后段生产 3.信号完整性分析.docVIP

信号完整性研究领域、品质因素、时间因素及实际案例分析 Module 3 (4 Hours) – Broken into 6 Units Objectives By the end of Module 1, you will be able to: 信号完整性 信号完整性研究的领域 信号的品质因素 信号的时间参数 实际案例 （一）Module 1 – Unit 1 电子产品发展趋势,信号完整性介绍,信号测量的范围 1、信号完整性的定义 SI (Signal integrality ) 从广义上讲，信号完整性指的是在高速产品中由互连线引起的所有问题.其主要研究互连线与数字信号的电压电流波形相互作用时其电器特性参数如何影响产品性能。 ---------------------信号完整性是指信号在信号线上的质量。 所有这些问题可导致以下三种影响: （1）时序 （2）噪声 （3）电磁干扰(EMI) 2、影响信号完整性的因素 当电路中信号能以要求的时序、持续时间和电压幅度到达接收芯片管脚时，该电路就有很好的信号完整性。当信号不能正常响应或者信号质量不能使系统长期稳定工作时，就出现了信号完整性问题. 信号完整性主要表现在延迟、反射、串扰、时序、振荡等几个方面。一般认为，当系统工作在50MHz时，就会产生信号完整性问题，而随着系统和器件频率的不断攀升，信号完整性的问题也就愈发突出。 元器件和PCB板的参数、元器件在PCB板上的布局、高速信号的布线等这些问题都会引起信号完整性问题，导致系统工作不稳定，甚至完全不能正常工作。 3、良好的信号具备的特征 干净、快速的转换 稳定有效的逻辑电平 准确的时序关系 A Circuit with Good Signal Integrity A Circuit with Good Signal Integrity 电子产品发展趋势 4、高速信号 通常认为如果数字逻辑电路的频率达到或者超过45MHZ~50MHZ，而且工作在这个频率之上的电路已经占到了整个电子系统一定的份量（比如说１／３），就称为高速电路。 通常约定如果线传播延时大于1/2数字信号驱动端的上升时间，则认为此类信号是高速信号并产生传输线效应。 = 1 \* GB3 ①摩尔定律--摩尔定律是指IC上可容纳的晶体管数目，约每隔18个月便会增加一倍，性能也将提升一倍。 = 2 \* GB3 ②Intel处理器芯片发展趋势:每两年时钟频率提高一倍 = 3 \* GB3 ③时钟频率提高的拉动技术--------光刻法 光刻法 光刻法 开关速度 时钟频率 100M~~~~~~~1ns 1G ~~~~~~~0.1ns RT=1/ RT=1/（10*Fclock) 上升时间时钟频率： 5、案例介绍 分组讨论 A．某公司早期开发的一个产品，一直工作良好，可是最近生产出来的一批却总是毛病不断，受到许多客户的抱怨。可是根本没有对设计进行任何变动，连使用的芯片也是同一型号的，原因是什么呢? 是由于芯片的工艺改进造成的，虽然所使用的芯片基本电路功能一样，但随着的IC制造工艺水平的提高，信号的上升沿变快了，于是出现了反射、串扰等信号不完整的问题，从而导致突然失效； B．一个专业的内存模块设计工程师，从EDO内存到SDRAM的PC66，PC100，设计过很多项目，很少出现问题，可是自从内存时钟频率上到133MHz以上时，几乎很少有设计能一次性通过的。 内存设计师则是因为忽视了严格的拓补结构要求，在频率提高、时序要求更严格的情况下，非单调性和时钟偏移等问题造成了设计的内存模块无法启动。 信号测试对象 ：所有的总线、时钟、电源信号以及其他元件. （二）Module 1 – Unit 2 信号的品质因素---噪声 信号的品质因素 Objectives Overshoot(上冲) Undershoot(下冲) Ring(振荡) Top (VIH) Base (VIL) Glitch 1、所有信号完整性的噪声(品质因素)有关的效应都与下面四类特定噪声源的一个有关： 单一网络的信号完整性 两个或多个网络间的串扰 电源和地分配中的轨道塌陷 来自整个系统的电磁干扰和辐射 = 1 \* GB3 ①单一网络的信号完整性   当信号源从驱动源输出后,构成信号的电压和电流将互连线当做一个阻抗 网络.当信号沿阻抗网络传播时,不断受到瞬态阻抗变化,信号就在阻抗变 化处产生反射和失真. 使信号所感受到的阻抗发生变化的原因有: 线宽 层转化 返回路径平面的间隙 插接件 分支线,T形线或桩线 网络末端 Ring-Back振铃 Rise Time上