芯动力——硬件加速设计方法 (17).pdf

本小节主要内容提纲： 1. 在一个理想的全局时钟控制下，只要电路的各个功能环节都实现了时序收敛，整个 电路就可以可靠工作了。由于 EDA 工具的广泛支持，采用同步电路设计的方法是目前 ASIC 和SoC 设计的基本要求。但是，通常大规模ASIC 和SoC 芯片中都采用了全局异 步、局部同步的方法。因此，在设计中必须要注意异步信号与同步电路的交互问题。 2. 跨时钟域电路主要分为这几种：双锁存器法、单 bit 信号跨时钟域、多 bit 指示信 号跨时钟域、多 bit 数据跨时钟传输。其中，单 bit 信号的跨时钟域电路又分为慢时钟 到快时钟，快时钟到慢时钟。 3. 亚稳态不能从根本上消除，但可以通过采取一定的措施使其对电路造成的影响降低。 4. 双锁存器法，优点是结构简单、易实现，面积消耗很小。但是，增加了两级触发器 延时；高性能计算中，两个时钟周期消耗对系统性能有消极的影响。 5. 对于慢时钟到跨时钟域的信号传输，采用了边沿检测同步器电路。这种方法通常应 用在慢速向快速时钟传递过程中，可以检测输入信号的上升沿，也可以检测它的下降沿。 为什么称之为边沿检测呢？慢时钟域下的一个有效脉冲最短等于慢时钟的一个周期，我 们站在快时钟域的角度来看，就会觉得这个原本慢时钟域一个周期的信号可能会在快时 钟域下持续的好几个周期，但是呢，其实这个脉冲只发生了一次，所以快时钟去检查有 效脉冲的翻转边沿是最为准确的，边沿上升或者下降只有一次。这里我们也能看得出来， 边沿检测同步器的功能是将慢时钟域下一个时钟周期宽的脉冲搬移并缩小为快时钟域 下一个时钟周期的脉冲。 6. 对于快时钟域到慢时钟域，通常采用脉冲同步器进行同步。基本功能是从快时钟域 取出一个单时钟宽度脉冲，然后在慢时钟域中建立另一个单时钟宽度的脉冲。这个电路 结构中，最左边是快时钟域下的一个翻转电路。中间是慢时钟域的两级同步器，最后是 慢时钟域一级触发器+一个逻辑门。脉冲同步器限制是：输入脉冲之间的最小间隔必须 等于两个同步器时钟周期。 7. 我们总结下三种同步器的特点。电平同步器，输入信号必须保持两个接受时钟周期 宽度，每一次同步之后，输入信号必须恢复到无效状态。边沿检测同步器，适用于低频 时钟域向高频时钟域传输，输入信号必须保持两个接受时钟周期宽度。脉冲检测同步器， 适用于高频时钟域向低频时钟域传输，输入的脉冲时间的距离必须保持两个接收时钟周 期以上。