3-8译码器的设计实验报告.docxVIP

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2020-09-15 发布于天津
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3-8译码器的设计实验报告.docx

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实验报告书姓名学号实验时间课题名称译码器的设计实验目的通过一个简单的译码器的设计让学生掌握组合逻辑电路的设计方法初步掌握语言的常用语句掌握语言的基本语句及文本输入的设计方法设计个译码器使其满足如卜真值表译码器真值表选通输入二进制输入译码输出设计要求采用原理图输入法利用门电路进行设计并实现仿真下载利用语言输入进行设计并进行仿真设根据的功能当仁时译码器处于工作状态否则译码器被禁止所有输出端被封锁在高电平由真值表画出卡诺图再写出对计一应表达式再画出电路思使用语言时应注意头文件以及各种输入的格式使用语句

PAGE PAGE # / 4 PAGE PAGE # / 4 EDA实验报告书姓名XXX 学号 xxxxxxx 实验时间课题名称 3-8译码器的设计实验目的 1、通过一个简单的3- 8译码器的设计，让学生掌握组合逻辑电路的设计方法。 2、初步掌握VHDL语言的常用语句。 3、掌握VHDL语言的基本语句及文本输入的 EDA设计方法。设计个3 8译码器使其满足如卜真值表： 3-8译码器真值表选通输入二进制输入译码输出 SO； S1 I S2； A B I C Y0 Y1 Y2 Y3 I Y4 Y5 Y6 I Y7 X 1 X X X X 1