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. . 基本运算逻辑和它们的Verilog HDL模型 第5章 2011.3.25 加法器 Xi Yi Ci-1 Si Ci 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 表中Xi 、Yi 表示两个加数，Si 表示和，Ci-1 表示来自低位的进位、Ci 表示向高位的进位。 Ci = Xi Yi + Yi Ci-1 + Xi Ci-1 Si = Xi C’i + Yi C’i + Ci-1 C’i + Xi Yi Ci-1 全加器和Si的表达式也可以表示为： Si = Pi⊕Ci-1 其中Pi = Xi⊕Yi Ci = Pi·Ci-1 + Gi 其中Gi = Xi·Yi 图5.1 由4个1位全加器组成的超前进位4位加法器 A2 B2 A1 B1 A0 B0 C2 三位超前进位加法器 C-1 S2 S1 S0 0 全加器 Y1 X1 S1 P0 G0 C0 P1 G1 C1 P2 G2 C2 P3 G3 C-1 超前进位加法器 全加器 Y0 X0 S0 全加器 Y2 X2 S2 全加器 Y3 X3 S3 P* G* P* G* 图5.2 由4个4位全加器组成的超前进位16位加法器 0 四位全加器 Y4~7 X4~7 S4~7 P*0G*0C*0 P*1G*1C*1 P*2G*2C*2 P*3 G*3 C-1 超前进位加法器 P** G** 四位全加器 Y0~3 X0~3 S0~3 四位全加器 Y8~11 X8~11 S8~11 四位全加器 Y12~15 X12~15 S12~15 在实现算法时（如卷积运算和快速傅立叶变换），常常用到加法运算，由于多位并行加法器是由多层组合逻辑构成，加上超前进位形成逻辑虽然减少了延迟，但还是有多级门和布线的延迟，而且随着位数的增加延迟还会积累。 由于加法器的延迟，使加法器的使用频率受到限制，这是指计算的节拍（即时钟）必须要大于运算电路的延迟，只有在输出稳定后才能输入新的数进行下一次运算。 如果设计的是32位或64位的加法器，延迟就会更大。为了加快计算的节拍，可以在运算电路的组合逻辑层中加入多个寄存器组来暂存中间结果。 也就是采用数字逻辑设计中常用的流水线（pipe-line）办法，来提高运算速度，以便更有效地利用该运算电路。 module add_4( X, Y, sum, C); input [3 : 0] X, Y; output [3: 0] sum; output C; assign {C, Sum } = X + Y; endmodule 而16位加法器只需要扩大位数即可 module add_16( X, Y, sum, C); input [15 : 0] X, Y; output [15 : 0] sum; output C; assign {C, Sum } = X + Y; endmodule 设计者可以考虑提高电路的速度，也可以考虑节省电路元件以减少电路占用硅片的面积。 综合器会自动根据选项为你挑选一种基本加法