第5讲 反相器[宣讲].pptVIP

Device Sizing (for fixed load) Self-loading effect: Intrinsic capacitances dominate 反相器链的尺寸 有效扇出 输入栅电容与本征输出电容的关系： 外部负载电容即为下一级反相器的输入电容，并与尺寸成正比。 f为等效扇出， 反相器的延时： 反相器链 CL If CL is given:（如果给定CL） How many stages are needed to minimize the delay? （需要多少级逻辑可以使延时最小？） How to size the inverters? （反相器之间的大小关系怎样？） May need some additional constraints. In Out Apply to Inverter Chain CL In Out 1 2 N tp = tp1 + tp2 + …+ tpN Optimal Tapering for Given N Delay equation has N - 1 unknowns, Cgin,2 – Cgin,N Minimize the delay, find N - 1 partial derivatives Result: Cgin,j+1/Cgin,j = Cgin,j/Cgin,j-1 Size of each stage is the geometric mean of two neighbors each stage has the same effective fanout (Cout/Cin) each stage has the same delay N－1个未知数：Cg,2,…,Cg,N 为了得到最小延时，通过求N－1次偏微分，并都等于0 每个反相器的最优尺寸是与它相临的两 个反相器尺寸的几何平均数. 优化的延时和门的级数 当Cg1和CL已知时，则存在以下关系： 反相器链的最小延时： 尺寸系数即等效扇出为: CL In Out 1 2 N Example CL= 8 C1 In Out C1 1 f f2 CL/C1 has to be evenly distributed across N = 3 stages: Optimum Number of Stages For a given load, CL and given input capacitance Cin Find optimal sizing f For g = 0, N = lnF Optimum Effective Fanout f Optimum f for given process defined by g fopt = 3.6 for g=1 With Self-Loading g=1 Impact of Self-Loading on tp Normalized delay function of F Buffer Design 1 1 1 1 8 64 64 64 64 4 2.8 8 16 22.6 N f tp 1 64 65 2 8 18 3 4 15 4 2.8 15.3 内容提要 直观综述 电压传输特性（VTC） 可靠性：静态特性 性能：动态特性 功耗和能耗－延时积 按比例缩小技术以及对反相器的影响 5.5 CMOS中的功耗类型 动态功耗 对电容进行充放电所消耗的能量 短路功耗 在开关翻转期间，电源、地之间的直流电流功耗 漏电流功耗（静态功耗） 二极管和晶体管的漏电流功耗 5.5.1 动态功耗 Energy/transition = C L * V dd 2 Power = Energy/transition * f = C L * V dd 2 * f Vin Vout C L Vdd 通过减小 CL,VDD，和f来减小功耗. 不是晶体管尺寸的函数 首先假设输入的上升和下降时间都为0，即两个晶体管不可能同时导通 工艺发展对功耗的影响 工作频率越来越高，即f越来越大. 器件密度越来越高，芯片上的总电容（CL）也在增加。 例：0.25μm CMOS芯片，f＝500MHz，平均负载电容15pF/门，扇出为4，Vdd＝2.5V，每门功耗大约50 μw。百万门设计，50w！！ 开关活动性 等效电容，表示了每个时钟周期发生开关的平均电容 0.25 减少动态功耗的探讨 Pdyn正比于Vdd2，降低Vdd（假设维持时钟频率不变） Vdd比阈值电压高很多，没问题； Vdd一旦接近2VT，性能严重降低 当Vdd下降受限于性能时， 只能减小等效电容 减小实际电容和翻转活动性 在逻辑和结构的抽象层次上实现