第16讲--存储器原理与接口技术.ppt

5. 数据寄存器 用于暂时存放从存储单元读出的数据，或从 CPU 或 I/O 端口送出的要写入存储器的数据。 6. 控制逻辑 接收来自 CPU 的启动、片选、读 / 写及清除命 令，经控制电路综合和处理后，产生一组时序信 号来控制存储器的读 / 写操作。 第 5 章 存储器原理及接口技术 31 5.2 随机存取存储器 RAM RAM (Random Access Memory) 意指随机存取存储器。 其工作特点是：在微机系统的工作过程中，可以 随机 地对其中的各个存 储单元进行 读／写操作 。 静态随机存取存储器 SRAM 动态随机存取存储器 DRAM 第 5 章 存储器原理及接口技术 32 5.2.1 静态随机存取存储器 SRAM ? 基本存储单元（可以不看） V CC (+5V) X 地址 译码线 V CC T 3 T 4 B T 6 · 基本工作原理 · 读出操作 A T 3 T 4 B T 5 A T 1 T 2 · 写入操作 X 译码与 Y 译码信号消失后， T 5 ～ T 8 都截止。由于存储单元有电源 及负载管，可以不断地向栅极补 充电荷，依靠两个反相器的交叉 控制，只要不掉电，就能保持写 入的信息“ 1” ，而不用刷新。 T 1 T 2 D 0 D 0 (a) 六管静态存储单元的 原理示意图 T 7 (I/O) 接 Y 地址译码器 T 8 I/O T 1 截止 →A=“1”→T 2 导通 →B=“0”→T 1 截止（稳定） T 1 导通 → A ＝“ 0”→T 2 截止 → B ＝“ 1”→T 1 导通（稳定） 第 5 章 存储器原理及接口技术 (b) 六管基本存储电路 X 译码高电平 → T 5 ,T 6 导通 Y 译码高电平 → T 7 、 T 8 导通 33 这种存储电路的读出过程 是非破坏性 的，即信息在读 出之后，原存储电路的状态 不变。 ? SRAM 的不同规格，如 2101 （ 256 × 4 位）、 2102 （ 1K × 1 位）、 2114 （ 1K × 4 位）、 4118 （ 1K × 8 位）、 6116 （ 2K × 8 位）已停产，很 难买到。 现在常用型号： 6264 （ 8K × 8 位）和 62256 （ 32K × 8 位）等。 第 5 章 存储器原理及接口技术 34 5.2.1 静态随机存取存储器 SRAM ? 典型存储器 —— 静态 RAM 存储器芯片 Intel 2114 引脚图 A 6 A 5 A 4 A 3 A 0 A 1 A 2 CS GND 1 2 3 4 5 6 7 8 9 18 17 16 15 14 13 12 11 10 V CC A 7 A 8 A 9 I/O 1 I/O 2 I/O 3 I/O 4 WE （ 1 ）外部结构 ? A0 -A9 ： 10 根地址信号输入引脚。 ? WE ： 读／写控制信号输入引脚，当为低 电平时，使输入三态门导通，信息由数据总 线通过输入数据控制电路写入被选中的存储 单元；反之从所选中的存储单元读出信息送 到数据总线。 ? I/O1~I/O4 ： 4 根数据输入／输出信号引脚 ? CS ： 低电平有效，通常接地址译码器的 输出端。 ? +5V ： 电源。 I/O 的意思是 ? GND ： 地。 INPUTOUTPUT 第 5 章 存储器原理及接口技术 35 5.2.1 静态随机存取存储器 SRAM ? 典型存储器 —— 静态 RAM 存储器芯片 Intel 2114(1KX4) A 3 A 4 A 5 A 6 A 7 A 8 行 选 择 . . . . . . V CC GND 64× 64 存储矩阵 . . . . . . I / O1 I / O2 I / O3 I / O4 输入 数据 控制 列 I/O 电路 列选择 A 0 A 2 A 1 A 9 CS WE （ 2 ）内部结构 ? 存储矩阵： 4096 个存储电 路（ 64 × 64 矩阵） ? 地址译码器： 输入为 10 根 线，采用两级译码方式，其 中 6 根用于行译码， 4 根用于 列译码； ? I/O 控制电路： 分为输入数 据控制电路和列 I ／ O 电路， 用于对信息的输入／输出进 行缓冲和控制； ? 片选及读／写控制电路： 用于实现对芯片的选择及读 ／写控制。 WE 控制 读或写 第 5 章 存储器原理及接口技术 36 5.2.2 动态随机存取存储器 DRAM ? 基本存储单元 · 基本工作原理 ： 依靠 T 1 管栅极电容的充放电原理来保 存信息 。 字选线 当栅极电容上充有电荷时，表示该单元保存信息“ 1” 。 当栅极电容上没有电荷时，表示该单元保