计算机组成cpu数据通路verilog实验报告.doc.docxVIP

计算机组成与系统结构实验报告 院（系）：计算机科学与技术学院 专业班级： 学 号： 姓 名： 同组者： 指导教师： 实验时间：2012年5月23日 实验目的: 完成处理器的单周期cpu的设计 实验仪器： PC机（安装Altebra 公司的开发软件 Quartusll ） 一台 实验原理： 控制器分为主控制器和局部 ALU空制器两部分。主控制器的输入 为指令操作码op,输出各种控制信号，并根据指令所涉及的 ALU运算 类型产生ALUop同时，生成一个R-型指令的控制信号R-type，用它 来控制选择将ALUo输出作为ALUctr信号，还是根据R-型指令中的 func字段来产生ALUctr信号。 实验过程及实验记录： 1.设计过程： 第一步：分析每条指令的功能，并用 RTL来表示。 第二步：根据指令的功能给出所需的元件，并考虑如何将它们 互连。 第三步：确定每个元件所需控制信号的取值。 第四步：汇总各指令涉及的控制信号，生成所反映指令与控制 信号之间的关系图。 第五步：根据关系表，得到每个控制信号的逻辑表达式，据此 设计控制电路。 2.完成代码的编写，并调试运行。 control module Con trol(op,fu nc,Bra nch,Jump,RegDst,ALUSrc,ALUctr,MemtoReg, RegWr,MemWr,ExtOp); in put [5:0] op,f unc; output reg Bra nch,Jump,RegDst,ALUSrc,MemtoReg,RegWr,MemWr,ExtOp; output reg [2:0] ALUctr; always @(op) case(op) 6b000000: begi n Bra nch=0;Jump=0;RegDst=1;ALUSrc=0;MemtoReg=0;RegWr=1;MemWr =0; case(fu nc) 6b100000:ALUctr=3b001; 6b100010:ALUctr=3b101; 6b100011:ALUctr=3b100; 6b101010:ALUctr=3b111; 6b101011:ALUctr=3b110; endcase end 6b001101: begi n Bra nch=0;Jump=0;RegDst=0;ALUSrc=1;MemtoReg=0;RegWr=1;MemWr =0;ExtOp=0;ALUctr=3b010; end 6b001001: begi n Bra nch=0;Jump=0;RegDst=0;ALUSrc=1;MemtoReg=0;RegWr=1;MemWr =0;ExtOp=1;ALUctr=3b000; end 6b100011: begi n Bra nch=0;Jump=0;RegDst=0;ALUSrc=1;MemtoReg=1;RegWr=1;MemWr =0;ExtOp=1;ALUctr=3b000; end 6b101011: begi n Bra nch=0;Jump=0;ALUSrc=1;RegWr=0;MemWr=1;ExtOp=1;ALUctr=3 bOOO; end 6b000100: begi n Bra nch=1;Jump=0;ALUSrc=0;RegWr=0;MemWr=0;ALUctr=3b100; end 6b000010: begi n Bra nch=0;Jump=1;RegWr=0;MemWr=0; end endcase en dmodule 数据通路DataRoad module DataRoad(Ru n,Clk,RegWr,MemWr,MemtoReg,RegDst,Bra nch,Jump,E xtOp,ALUctr,ALUSrc,busA,busB,busW,l nstructio n,Reg0,Reg1,Re g2,Reg3,Reg4,Mem1,Mem2,Mem3,Result,lm); in put Ru n,Clk,RegWr,MemWr,MemtoReg,RegDst,Bra nch,Jump,ExtOp,ALUS rc; in put [2:0] ALUctr; output [31:0] In structio n,busA,busB,busW,RegO,Reg1,Reg2,Reg3,Reg4,Mem1,M em2,Mem3,Result,Im; wire [31:0] busCQataOut; wire [15:0] im; wire [4:0] Rs,Rd,Rt; wire Overflow,Zero; QZL qzl(Clk,Bra nch,Jump,Zero,l nstructio n,R u