EDA实验报告数字秒表.pdfVIP

EDA 实验报告 数字秒表的设计 指导老师：谭会生 班级：电技1503 学号 姓名：冯博 交通工程学院 2017.10.28 1 实验二 数字秒表电路的设计 一、实验目的 1.学习Quartus Ⅱ软件的使用方法。 2.学习GW48 系列或其他EDA 实验开发系统的基本使用方法。 3.学习VHDL 程序的基本结构和基本语句的使用。 二、实验内容 设计并调试一个计时范围为0.01s~1h 的数字秒表，并用GW48 系列或其他EDA 实验开发 系统进行硬件验证。 三、实验要求 1.画出系统的原理框图，说明系统中各主要组成部分的功能。 2.编写各个VHDL 源程序。 3.根据系统的功能，选好测试用例，画出测试输入信号波形或编好测试程序。 4.根据选用的EDA 实验开发装置偏好用于硬件验证的管脚锁定表格或文件。 5.记录系统仿真，逻辑综合及硬件验证结果。 6.记录实验过程中出现的问题及解决方法。 四、实验条件 1.开发软件：Quartus Ⅱ 13.0. 2.实验设备：GW48 系列EDA 实验开发系统。 3.拟用芯片：EP3C55F484C7 五、实验设计 1.设计思路 要设计一个计时范为 0.01S~1h 的数字秒表，首先要有一个比较精确的计时基准信号，这 里是周期为 1/100s 的计时脉冲。其次，除了对每一个计数器需要设置清零信号输入外，还 需为六个技术器设置时钟使能信号，即计时允许信号，以便作为秒表的计时起、停控制开关。 因此数字秒表可由一个分频器、四个十进制计数器以及两个六进制记数器组成，如图1 所示。 2 系统原理框图 2.VHDL 程序 （1）3MHz→100Hz 分频器的源程序CLKGEN.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY CLKGEN IS PORT(CLK: IN STD_LOGIC; --3MHZ 信号输入 NEWCLK: OUT STD_LOGIC); --100HZ 计时时钟信号输出 END ENTITY CLKGEN; ARCHITECTURE ART OF CLKGEN IS SIGNAL CNTER: INTEGER RANGE 0 TO 10#239999#; --十进制计数预置数 BEGIN PROCESS(CLK) IS BEGIN IF CLK EVENT AND CLK=1THEN IF CNTER=10#239999#THEN CNTER=0; --3MHZ 信号变为 100MHZ，计数常熟为 30000 ELSE CNTER=CNTER+1; END IF; END IF; END PROCESS; PROCESS(CNTER) IS --计数溢出信号控制 BEGIN IF CNTER=10#239999#THEN NEWCLK=1; ELSE NEWCLK=0; 3