cmos集成电路的闩锁效应.docxVIP

频数比（％）肛H 频数比（％） 肛H CMOS集成电路的闩锁效应 在CMOS集成电路的使用中，对 CMOS集成电路的闩锁效应应特别加以重视。根据中国空间技术研究院1987?1990年卫星用CMOS集成电路失效模式和失效机理分布统计， 因 闩锁效应造成的 CMOS集成电路失效数占总失效数的 27.5%。因此，了解 CMOS集成电路 的闩锁效应，预防 CMOS集成电路闩锁效应的发生，对提高产品的可靠性具有十分重要的 意义。 闩锁 27.5% 铝腐蚀20% 可动多于物15% 金属化缺陷10% 键合缺陷7.5% 多于物5% 测试和使用错误5% 系统设计2.5% 外壳沾污2.5% 半导体材料 2.5% 静电损伤2.5% 机理 1. CMOS集成电路的闩锁效应 CMOS集成电路由NMOS管和PMOS管互补构成。在一块芯片上制作 CMOS集成电路， 为了实现NMOS管和PMOS管的隔离，就必须在 N型衬底内加进一个 P型区（P井）。因 此，CMOS集成电路不可避免地构成了 PNPN可控硅（SCR）结构。 在正常工作状态下，P井结处于反偏状态，可控硅未被触发。但电源、输出或输入端有较强的电浪涌信号触发时， VDD — VSS之间将会出现地阻大电流（即 CMOS电路发生闩 锁）。如果电源不加限流电阻， CMOS电路就会遭到损伤甚至被烧毁。 2 ?闩锁的发生及预防 CMOS电路的静态功耗极小，但可控硅效应被触发后功耗会变的很大（ 50~200毫安）， 并导致电路发生烧毁失效。 CMOS电路的硅芯片内部，在 VDD与VSS之间有大量寄生可 控硅存在，并且所有输出端和输入端都是它的触发端， 在正常条件下工作，由于输入和输出 电压满足下式轧要求： VDDVOUTVSS VDDVINVSS 所以正常工作条件下 CMOS电路不会发生可控硅效应。但在某些特殊情况下，上述条件就 会不满足，凡是出现以下情况之一，可控硅效应（闩锁）就可能发生，发生闩锁的 CMOS 电路如果无限流保护就会被烧毁。 1〕VinvVss，输入电流在 10?15mA，寄生可控硅结构将会被触发。 如果用长线将 CMOS电路输入端和开关向连接， 接线的分布电感 L和为了消除输 入端自激振荡而引入的电容 C就可能引起LC振荡。振荡电压大约在土 VDD伏左 右。当输入端的振荡峰值电压为一 VDD时，输入端有电流流出，当电流大于10mA 时，可能触发闩锁。 防止办法是尽量减少输入、输出回路的电容和导线长度，以 防止发生LC振荡；在输入端串接限流电阻，将电流限制在 1mA以下。 当接地导线电阻过大时（相当于在 VSS和地之间穿入一个电阻），功耗电流经过 这个电阻产生压降， 从而使输入电压 Vin对地相对变负。当负电压值超过 0.7伏时 将会引起闩锁。所以在布线设计时应尽量减小地线电阻。 2〕使用两种电源时容易引起闩锁 如果驱动电路的电源电压 VA高于被驱动电路的电源电压 VB，贝U VA通过CMOS 有电流流向VB，从A门输出端 拉出电流和B门输入端注入电流 增大，当电流l10mA时， 很容易出现闩锁。如果 VAVB的情况无法避免， 可在连线间串接限流电阻 RP,使 I1mA。 两个相连设备使用不同电源，如果两个电源在开、关的过程中出现时间差（如先开 VA或先关VB ），就会有过大的电流流出输出端和注入输入端， 因此，很容易触发闩锁。 3〕使用高内阻电源时，有可能引起闩锁。 由于在开关转换时流过的瞬态电流在电阻上产生的压降，在电源上出现负毛刺，容易 出现VoutVDD，或Vin VDD,这种瞬间过压可能引起闩锁。可在电源线上并入电容，电容 用10?100卩F电解电容和高频电容 0.01~0.1卩F并联。为了减少电源线内阻，电源线要尽 量短而粗。 4〕当输出端有大电容负载时，有可能引起闩锁。 由于关断电源或者电源电压下跌使得大电容上的电压可能大于 VDD ,即VoutVDD。并 且大电容的充放电电流较大，容易触发闩锁。 5〕当外界有瞬间的过电压（电压浪涌）加到 CMOS电路电源上时，有可能引起闩锁。 如果浪涌电压超过二次击穿电压（一般 25V?30V）,电路进入负阻区，将导致闩锁发 生。为了减少电源内的电压浪涌，应在电源一地之间并入电容，用来吸收瞬间过大的电压。 6〕 抗闩锁性能差的 CMOS电路容易发生闩锁，不同厂家，不同工艺，不同品种的CMOS 电路，抗闩锁性能有较大差异。在选择与采购电路时，首先应选择抗闩锁性能较好的 CMOS 电路。 3． CMOS 电路使用注意事项 1〕为了防止 CMOS!路内部的寄生可控硅被触发，输入端电压必须满足 VSSW Vin VDD。 TOC \o 1-5 \h \z 2〕加电时，先加 VDD,后加Vin ;先关Vin，后关VDD。如果以上条件不能满足或接