混频器设计分析.docVIP

混频器设计分析 1、 实验环境 a） FPGA与ISE联合使用 b） FPGA使用的VHDL语言 2、 实验原理与步骤 a） 在FPGA屮实现一?个简单的混频器电路，模拟仿真两个625kHz信号相 乘输出，其屮625kHZ的本振信号由FPGA内部的直接数字频率合 成器产生，625kHZ输入正弦波信号通过读取RAM的FPGA电路产生。 b） 两路信号经过混频后，滤除直流分量。 3、实验结果 a）顶层RTL图 MyMixer elk F 、 dout(19:0) rst S_in(9:0) S Qc(9:0) LDmix LDoc k J MyMixer b) Wave 图 4、实验分析 RTL图说明 从实验结果RTL图屮可以看出，顶层图主要是吋钟elk输入和混频dout 输出。那么下面将开始分析代码，看看是如果将输入的吋钟驱动FPGA 产生dout输岀。 FPGA程序分析 说明：将以注释的方式进行程序分析 -首先需要连接库，包含几个常用的包 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use ieee.std_logic_arith.all; use ieee.std」ogic_signedall; entity MyMixer is port( rst?clk:in std_logic; —elk 5MHz doutiout std_logic_vector( 19 downto 0); -混频输出端口 S_in,S_Oc:out std_Iogic_vector(9 downto 0); 一混频信号出入端 口 LDoc,LDmix:out std_logic ); end MyMixer; architecture Behavioral of MyMixer is -实例化名为“sin”的ROM,产生正弦波输出 component sin port( clka:in stdjogic; addra:in std_logic_vector(9 downto 0); douta:out std_logic_vector(9 downto 0) ); end component; -实例化一个DDS,产生本振信号 component oc port( clk:in stdjogic; sine:out std_logic_vector(9 downto 0) )； end component; signal InSin,OcSin,Addr:std_logic_vector(9 downto 0); signal mult,mean,mt:std_logic_vector( 19 downto 0); signal madd:std_logic_vector(22 downto 0); signal m I ,m2,m3,m4,m5,m6,m7:std_logic_vector( 19 downto 0); signal Doc,Dinix:std」ogic; begin -实例化sin输入信号组件及本振信号DDS核的oc组件 u 1:sin port map(clk,Addr,InSin); —625kHz u2:oc port map(clk,OcSin); --625KHz S_in=InSin; S_Oc=OcSin; process(rst,clk) begin if rst=T then mult=(others=0*); Addr=(others=,0,); elsif rising_edge(clk) then mult=InSin*OcSin; - ■实现混频输出 Addr=Addr+l; 一产生正弦信号RAM的地址信号 end if; end process; -求均值 process(rst,clk) —elk 为 5MHz begin if rst=* 1 then m 1 =(others=,0); m2=(others=,0); m3=(others=,0,); m4=(others=,0,); m5=(others=r0); m6=(others=,0); m7=(others=,0,); elsif rising_edge(clk) then ml=mult; m2=m 1; m3=m2; m4=m3; m5=m4; m6=m5; m7=m6; end if; end process; -这里采样8次数据，也就是这8次的数据符号位都是相同的，所以 --mult (19)就能表示符号位了 -这里我们分析一下，为什么可以使用mult(19)来填充后三位。 -首先我们要知道，在计算机屮，数的加减运算是以补码的形式进行的。 -而正数的反码和补码都是本身，负数的补码是