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西南科技大学
实验报告
课程名称：基于 FPGA的现代数字系统设计
实验名称：基于 HDL十进制计数、显示系统设计
姓 名：
学 号 :
班 级： 通信 1301
指导教师： 刘桂华
西南科技大学信息工程学院制
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基于 HDL十进制计数、显示系统设计
一、 实验目的
1、 掌握基于语言的 ISE 设计全流程；
2、 熟悉、应用 VerilogHDL 描述数字电路；
3、 掌握基于 Verilog 的组合和时序逻辑电路的设计方法；
4、 掌握 chipscope 片内逻辑分析仪的使用与调试方法。
二、 实验原理
1、 实验内容 ：设计具有异步复位、同步使能的十进制计数器，其计数结
果可以通过七段数 码管、发光二极管等进行显示。
2、 模块端口信号说明 ：
输入信号：
Clk_50m 系统采样时钟
clk 待计数的时钟
clr 异步清零信号，当 clr=0 ，输出复位为 0，当 clr=1 ，
正常计数
ena 使能控制信号，当 ena=1，电路正常累加计数，否则电
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路不工作
输出信号：
q[6 ：0] 驱动数码管，显示计数值的个位
cout 1bit 数据，显示计数值向十位的进位
COM 共阳级数码管 ,公共端（接地，参考开发板原理图
3、 以自顶向下的设计思路进行模块划分：
整个系统主要设计的模块是： 十进制计数模块和数码管驱动模块， 由
于实验板的按 键为实现硬件防抖，则需要将按键输入的时钟 clk ，先通
过消抖模块消抖后，再输出至后续使用。
1） 十进制计数器模块设计
输入 : CLK 待计数的时钟
CLR 异步清零信号，当 CLR =0 ，输出复位为 0，当 CLR =1 ，正
常计数 。
EN 使能控制信号，当 EN=1，电路正常累加计数，否则电路不工作
输出： SUM[3:0] 计数值的个位。即，在 CLK 上升沿检测到
SUM=9 时，SUM 将被置 0，开始新一轮的计数。
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tc 计数值的十位进位，即：只有在时钟 CLK 上升沿检测到
SUM=9 时，TC 将被置 1，其余情况下 TC=0;
在设计中可以使用 always， if-else-if 语句实现， 设计中注意不要在两个以
上的 always
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