96Verilog语法规定及实例.pptxVIP

Verilog HDL;HDL的含义;Verilog HDL与其他HDL比较;;Verilog HDL特点;Verilog HDL语言的描述风格;2选1数据选择器及仿真研究;;数据流描述;; 行为级描述;Logical operators逻辑运算符 ;结构型描述;4选1数据选择器实例之一 ;;数的表示方法;数字与进制之间可以有空格 5D 3 数字电路中，x表示不定值，z表示高阻态。可在十六进制，八进制和二进制中使用x和z，十六进制中一个x表示有四位都是x，八进制中一个x表示三位都是x，二进制中则表示一位是x。z用法同理。 unsized constants 32bit 10=32d10=32b1010 1=32d1=32b1 当实际数据位数小于定义的位宽时，如果是无符号数，则在左边补零，如果无符号数最左边是“x”，则在左边补“x”，如果无符号数左边是“z”，则在左边补“z” 12h3x=12h03x, 12hzx=12hzzx ;在表示长数据时还可以用下划线“_”进行分割以增加程序的可读性， 16 ‘b 1001_0110_1111_zzzz //is legal syntax 8’b_1110_1101 //is illegal syntax ;case语句的语法结构 ;;4选1数据选择器实例之二 ;;;;;缺省项问题 ;;;;module inccase(a, b, c, d, e); input a, b, c, d; output e; reg e; always @(a or b or c or d) case ({a,b}) 2’b11: e=d ; 2’b10: e=~c ; endcase endmodule ; 4位加法器电路及仿真研究 ;实例(Instances),例化(instantiation);;;;module decode47(a,b,c,d,e,f,g,D3,D2,D1,D0); output a,b,c,d,e,f,g; input D3,D2,D1,D0; //输入4 位BCD 码 reg a,b,c,d,e,f,g; //输出驱动7个笔划段 always @(D3 or D2 or D1 or D0) begin case({D3,D2,D1,D0}) //用case 语句进行译码 4d0: {a,b,c,d,e,f,g}=7b1111110; 4d1: {a,b,c,d,e,f,g}=7b0110000; 4d2: {a,b,c,d,e,f,g}=7b1101101; 4d3: {a,b,c,d,e,f,g}=7b1111001; 4d4: {a,b,c,d,e,f,g}=7b0110011; 4d5: {a,b,c,d,e,f,g}=7b1011011; 4d6: {a,b,c,d,e,f,g}=7b1011111; 4d7: {a,b,c,d,e,f,g}=7b1110000; 4d8: {a,b,c,d,e,f,g}=7b1111111; 4d9: {a,b,c,d,e,f,g}=7b1111011; default: {a,b,c,d,e,f,g}=7bz; endcase end endmodule ;;;D触发器及仿真研究;;module d_ff (q1,q2, d, clk); output q1,q2; input d, clk; reg q1,q2; always @(posedge clk) begin q1=d; q2= q1; end endmodule ; ;例9.6.12 module d_ff (q1,q2, d, clk); output q1,q2; input d, clk; reg q1,q2; always @(posedge clk) begin q1=d; //-----------------------------------1 q2= q1; //---------------------------2 end endmodule ;;计数器及仿真研究;; 同步置数同步清零加法计数器 ;;; 异步清零计数器;; 环扭型计数器; mod