电子电路设计训练数字部分（Verilog）：第三讲 Verilog高级语法.pptVIP

* * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * 3.7.3测试平台 测试程序的特点表现在下面几点 1: 测试模块只有模块名字，没有端口列表； 2: 输入信号（激励信号）必须定义为reg型，以保持信号值；输出信号（显示信号）必须定义为wire型； 3: 在测试模块中调用被测试模块，在调用时，应注意端口排列的顺序与模块定义时一致； 4: 一般用initial、always过程块来定义激励信号波形；使用系统任务和系统函数来定义输出显示格式； 5: 在激励信号的定义中，可使用如下一些控制语句：if-else,for,forever,case,while,repeat,wait,disable,force,release,begin-end,fork-join等，这些控制语句一般只用在always,initial,function,task 等过程块中。 * 3.7.4测试代码 产生输入向量 对输入向量的初始化可通过initial过程块来实现 例：输入向量的初始化。 initial begin clk=1’b0; globalReset=1’b1; in=1’b1; end 在上面的例子中，将二进制表示形式的0值赋给变量clk。实际上，对于值0与1，没有必要采用二进制表示形式1’b0与1’b1,直接用0与1即可。 * 3.7.4测试代码 带延迟的向量赋值 #100 globalReser=0; #100 in=0; #100 in=1; #300 in=0; 这里需要注意的是，时延是一个相对的概念，即相对于上一条语句执行完后的时刻而言，并非相对于仿真的起始时间。 如果测试模块中没有控制仿真结束时刻的语句，那么当对测试模块进行仿真实验时，程序就会陷入死循环。通过在initial过程块中加入带有延迟的系统任务$finish或$stop,就可轻松解决该问题。 * 3.7.4测试代码 并行块 在测试块中常用到fork…join块. 用并行块能表示以同一个时间起点算起的多个事件的运行，并行地执行复杂的过程结构，如循环或任务。 格式: fork:块名 块内局部变量说明 时间控制1 行为语句1; …… 时间控制n 行为语句n; join * 3.7.4测试代码 并行块执行时的特点： 并行块内各条语句是同时并行的执行的. 块内各条语句中指定的延时控制都是相对于程序流程控制进入并行块的时刻的延时,也就是相对于并行块开始执行时刻的延时. 当并行块内所有的语句都已经执行完毕后,也就是当执行时间最长的那一条块内语句结束后,程序流程控制才跳出并行块,结束并行块的执行.整个并行块的执行时间等于执行时间最长的那条语句所需要的时间. * 3.7.4测试代码 例: module inline_tb; reg [7:0] data_bus; initial fork data_bus= 8’b00; #10 data_bus = 8’h45; #20 repeat (10) #10 data_bus = data_bus +1; #25 repeat (5) # 20 data_bus = data_bus 1; #140 data_bua = 8’h0f; join endmodule * 3.7.4测试代码 上面模块的仿真输出如下： 时间 data_bus 0 8’b0000_0000 10 8’b0100_0101 30 8’b0100_0110 40 8’b0100_0111 45 8’b1000_1110 50 8’b1000_1111 60 8’b1001_0000 65 8’b0010_0000 70 8’b0010_0001 时间 data_bus 80 8’b0010_0010 85