电子电路设计训练数字部分（Verilog）：第六讲 FSM有限状态机.pptVIP

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2021-09-30 发布于安徽
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电子电路设计训练数字部分（Verilog）：第六讲 FSM有限状态机.ppt

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* * * * * * * * * * * * * * * * * * * * * 第七讲、Top-Down与综合 Top-Down设计思路，大型设计模式综合与扩展… 预告 * 联系方法李峭、何锋 avionics@buaa.edu.cn robinleo@buaa.edu.cn 010新主楼 F710 202教研室——航空电子与总线通信实验室 Avionics and Bus Communications Laboratory(ABC Lab) * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * 6.2 简单的有限状态机设计有限状态机的Verilog描述：方法二(续) always @(posedge clock) if (!Reset) begin state = Idle; K2=0; K1=0; end else case (state) Idle: if (A) begin state = Start; K1=0; end else state = Idle; * 6.2 简单的有限状态机设计有限状态机的Verilog描述：方法二（续） Start: if (!A) state = Stop; else state = Start; Stop: if (A) begin state = Clear; K2= 1; end else state = Stop; Clear: if (!A | !Reset) begin state =Idle; K2=0; K1=1; end else state = Clear; default: state = Idle; //采用独热编码后产生了多余状态，有些状态不可达，增加 default项，确保最后回到Idle状态。 endcase endmodule 注：采用独热码可以使case电路控制更加简洁，从而提高电路的速度和可靠性。 * 6.2 简单的有限状态机设计有限状态机的Verilog描述：方法三对于较复杂的状态机设计思路：把状态的变化与输出开关的控制分成两部分来考虑；为调试方便，常把每个开关写成独立的always组合块。优点：在调试多输出状态机时，这样做比较容易发现问题和改正模块编写中出现的问题。 * 6.2 简单的有限状态机设计有限状态机的Verilog描述：方法三 module fsm (Clock, Reset, A, K2, K1); input Clock, Reset, A; output K2, K1; reg K2, K1; reg [1:0] state, nextstate ; ? parameter Idle = 2b00, Start = 2b01, Stop = 2b10, Clear = 2b11; * 6.2 简单的有限状态机设计有限状态机的Verilog描述：方法三（续） //-------- 每一个时钟沿产生一次可能的状态变化----------- always @(posedge Clock) begin if (!Reset) state = Idle; else state = nextstate; end //------------------------------------------------------- * 有限状态机的Verilog描述：方法三（续） //------ 产生下一状态的组合逻辑 always @(state or A) case (state) Idle: if (A) nextstate = Start; else nextstate = Idle; Start: if (!A) nextstate = Stop; else nextstate = Start; Stop: if (A) nextstate = Clear; else nextstate = Stop; Clear: if (!A !reset) ne