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锁相环常见问题解答要点 锁相环常见问题解答要点 锁相环常见问题解答要点 ADI 官网下载了个资料，对于 PLL 学习和设计来说都特别适用的好 资料，转发过来，希望对大家有帮助（原文链接 /zh/content/cast_faq_PLL/fca.html#faq_pll_01） 参照晶振有哪些要求？我该怎样选择参照源？ 请详尽解说一下控制时序，电平及要求？ 控制多片 PLL 芯片刻，串行控制线能否能够复用？ 请简要介绍一下环路滤波器参数的设置？ 环路滤波器采纳有源滤波器仍是无源滤波器？ PLL 对于 VCO 有什么要求？以及怎样设计 VCO 输出功率分派器？ 怎样设置电荷泵的极性？ 锁定指示电路怎样设计？ PLL 对射频输入信号有什么要求？ PLL 芯片对电源的要求有哪些？ 内部集成了 VCO 的 ADF4360-x ，其 VCO 中心频次怎样设定？ 锁相环输出的谐波？ 锁相环系统的相位噪声根源有哪些？减小相位噪声的举措有哪些？ 为什么我测出的相位噪声性能低于 ADISimPLL 仿真预期值？ 锁相环锁准时间取决于哪些要素？怎样加快锁定？ 为什么我的锁相环在做高低温试验的时候，出现频次失锁？ 非跳频（单频）应用中，最高的鉴相频次有什么限制？ 屡次地开关锁相环芯片的电源会对锁相环有何影响？ 您能控制 PLL 芯片了么？， R 分频和 N 分频配置好了么？ 您的晶振输出功率有多大？ VCO 的输出功率有多大？ 您的 PFD 鉴相极性是正仍是负？ 您的 VCO 输出频次是在哪一点？最低频次？最高频次？仍是中间的某一点？ VCO 的控制电压有多大？ 您的 PLL 环路带宽和相位裕度有多大？ 评论 PLL 频次合成器噪声性能的依照是什么？ 小数分频的锁相环杂散的散布规律是什么？ 究竟用小数分频好仍是整数分频好？ ADI 供给的锁相环仿真工具 ADISimPLL 支持哪些芯片，有什么长处？ 分频 – 获取高精度时钟参照源？ PLL ， VCO 闭环调制，短程无线发射芯片？ PLL ， VCO 开环调制？ 时钟净化 ----时钟颤动（ jitter ）更小？ 时钟恢复（ Clock Recovery ）？ 问题：参照晶振有哪些要求？我该怎样选择参照源？ 答案：波形：能够使正弦波，也能够为方波。 功率：知足参照输入敏捷度的要求。 稳固性：往常用 TCXO ，稳固性要求 2 ppm。这里给出几种参照的稳固性指标和相位噪声指标。 名称 频次范围（ MHz ） 频次稳固度（ ppm ） 相位噪声 dBc/Hz@10kHz 价钱 一般晶体振荡器 SPXO 1~100 +/-10~+/-100 低 压控晶体振荡器 VCXO 1~60 +/-1~+/-50 温度赔偿晶体振荡器 1-60 +/-0.1~+/-5 TCXO 压控振荡器 VCO 宽 -110 恒温控制晶体振荡器 10~20 0.0005~0.01 -150, -120@10Hz 特别高 OCXO 频次范围： ADI 供给的 PLL 产品也能够工作在低于最小的参照输入频次下，条件是输入信号的变换速率要知足给定的要求。 比如， ADF4106 的数据手册要求的最小参照输入信号 REFIN 为 20MHz ，功率最小为 -5dBm，这相当于变换速率（ slew rate）为 22.6V/us，峰峰值 为 360mV 的正弦波。详细计算以下：对正弦波 Vp*sin(2*pi*f*t) 而言，变换速率 Slew Rate=dv/dt|max=2*pi*f*Vp 。那么我们来观察功率为 -5dBm（50 欧姆系统）（ Vp=180mV ）的信号，其峰峰值为 360mV，其变换速率为 Slew Rate=dv/dt|max=2*pi*f*Vp=22.6V/us 因此，只需 REFIN 功率知足要求，并且输入信号的变换速率高于 22.6V/us ，REFIN 能够工作在低于 20MHz 的条件下。详细实现是，一个变换时间为 146ns 的 3.3V CMOS 输入能够很简单的知足该项要求。总的 来说，用功率较大的方波信号作为参照能够使 REFIN 工作在低于数据手册上给出的最低频次限制。 在 PLL 频次综合器的设计中，我们介绍使用温度赔偿型晶振（ TCXO ）。 在需要微调参照的状况下使用 VCXO ，需要注意 VCXO 敏捷度比较小， 比方 100Hz/V ，因此设计环路滤波器的带宽不可以很大（比方 200Hz），不然构成滤波器的电容将会很大， 而电阻会很小。 一般有源晶振， 因为其温度稳固性差，在高精度的频次设计中不介绍使用。 问题：请详尽解说一下控制时序，电平及要求？ 答案： ADI 的全部锁相环产品控制接口均为三线串行控制接口。如图 1 所示。要注意的是：在 ADI 的 PL