整套课件：EDA技术与应用.ppt

6、生成文件设置选项 7、在原理图编辑器中创建一个存储器：在完成前面工作几步的基础上，自动返回到原理图编辑器，原理图编辑器中出现被调用的元件lpm_ram_dq0 8、指定存储器参数并完成存储单初始值的设定以生成存储单元的初始化文件ram_5.mif 指定存储器参数 存储单元初始值的指定 9、存储器的仿真结果 § 6.7 SignalTap II嵌入逻辑分析仪 SignalTapⅡ是内嵌的逻辑分析仪，集成到Quartus II设计软件中，能够捕获和显示可编程单芯片系统（SOPC）设计中实时信号的状态。SignalTapⅡ可以实时测试FPGA中的信号波形。 Quartus II作为一个集成的EDA软件，带有集成的综合器，可以使用分析综合模块分析综合设计文件及建立工程数据库。Quartus II的分析综合调用VHDL设计文件(.vhd)或Verilog设计文件(.v)。可以使用其它EDA综合工具综合VHDL或 Verilog HDL设计文件，然后再生成可以与Quartus II软件配合使用的EDIF网表文件 (.edf) 或VQM文件(.vqm)。 可以在包含Analysis Synthesis模块的Quartus II软件中启动全编译，也可以单独启动 Analysis Synthesis。Quartus II 软件还允许设计者在不运行Integrated Synthesis的情况下执行Analysis Elaboration。 综合编译结果报告 以四位全加器为例进行层次化设计综合，在这里我们采用全编译的方式进行编译。通过菜单Processing选择Start Compilation 选项启动全编译。得出综合编译结果的报告如图 项目综合RTL级网表电路 Quartus II经过Analysis和Elabortion之后可以生成RTL级网表，通过“RTL Viewer”可以观察设计项目对应的RTL电路结构。通过菜单Tools选择 “RTL Viewer”选择，可以打开设计项目中各个层次的电路结构。 把前面综合设计的网表内容，通过设计编译实现对 可编程逻辑器件底层内部逻辑电路进行编程（布局与布线），即完成预定的ASIC设计的过程，称为适配设计编译。 四、适配设计编译 Quartus II只对项目进行编译前必要的设置： 方法1：先借助于New Project Wizard创建一个新项目，再创建设计输入文件（前面已介绍）。 方法2：先建立设计输入文件，再将其设置为顶层文件，进一步确定其为项目。 适配设计编译布局布线，是对有关的门电路进行设计。由于门的传输与时间有关，因此会有延迟，必须需进行检验和验证，即进行时序仿真。仿真是验证系统设计功能的重要环节。功能仿真是验证系统设计功能的正确性，时序仿真验证则必须是系统设计经过综合编译，因此称之为时序仿真。 五、仿真与验证 Netlist Writer仿真工具 ： Quartus II 软件的 EDA Netlist Writer 模块，生成用于功能仿真（前仿真）或时序仿真（后仿真）的文本输出文件。 Quartus II可以生成VHDL输出文件(.vho)或Verilog输出文件(.vo)，以及使用 EDA 仿真工具进行时序仿真所需的标准延时格式输出文件 (.sdo)。Quartus II 软件在Standard Delay Format 2.1 版中生成 SDF 输出文件。EDA Netlist Writer 将仿真输出文件放在当前工程目录下的工具特定目录中。 此外，Quartus II 软件通过NativeLink 功能使时序仿真与EDA 仿真工具实现集成。NativeLink功能允许Quartus II软件将信息传递至EDA仿真工具并具有从Quartus II 软件中启动EDA仿真工具的功能。 功能仿真： 使用Quartus II仿真工具进行功能仿真，执行以下操作： 在Quartus II 仿真工具中设置工程。 建立工作库。 使用EDA仿真工具编译相应的功能仿真库。 使用EDA仿真工具编译设计文件和测试激励文件。 使用Quartus II 仿真工具NativeLink进行仿真。 时序仿真： 时序仿真一般在系统分析、综合、适配之后进行，如果要加强对仿真的控制，可以在 Quartus II 软件中手工生成 Verilog HDL 或VHDL 输出文件以及相应的 SDF 输出文件，然后手工启动仿真工具，进行仿真。 使用 EDA 仿真工具执行 Quartus II 设计时序仿真所采用的基本流程： ①通过Settings对话框（Assignments 菜单）或在工程设置期间使用New Project Wizard（File