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实验一七段数码显示译码器 一、 实验目的 1. 学会的破解 quartusII 方法并破解机房电脑。 2. 掌握七段数码管显示的工作原理并能够用 verilog 语言编程。 3. 初步了解 quartusII 建立程序编译、 仿真及下载的操作流程并学会七段数码显示译码器的 Verilog 硬件设计。 二、 实验原理 7 段数码管是纯组合电路，通常的小规模专用 IC ，如 74 或 4000 系列的器件只能做十 进制 BCD译码，然而数字系统中的处理和运算都是二进制，所以输出表达都是十六进制的， 为了满足十六进制数的译码显示，最方便的方法就是利用译码程序在 FPGA/CPLD中来实现。 本实验中的 7 段译码管输出信号 LED7S的 7 位分别接数码管的 7 个段， 高位在左， 低位在右 三、 实验内容 1、实现 BCD/七段显示译码器的“ Verilog ”语言设计。 说明： 7 段显示译码器的输入为： IN0 … IN3 共 4 根， 7 段译码器的逻辑表，同学自行设 计，要求实现功能为：输入“ 0 …15”（二进制）输出“ 0… 9…F”（显示数码），输出结果应 在数码管（共阴）上显示出来。 2、使用工具为译码器建立一个组件符号 3、设计仿真文件，进行验证。 4、编程下载并在实验箱上进行验证。 四、 实验步骤 第一步破解 quartusII 1. 在安装目录找到本机中关于 quartusII 的证书文件 2. 运行未破解的 quartusII ，在【tools 】 【licensesetup】路径下的倒数第三行中找到本机网 卡号并复制； 3. 以记事本方式打开证书文件，在编辑替换中将证书文件中 hostid 后面的号码替换为上一 步复制的内容 ,保存退出； 4. 在 quartusII 中打开【 tools 】 【licensesetup】中找到证书所在路径并打开单击 ok 即完成 破解 。 证书所在目录 licensesetup选项 找到本机网卡号替换证书中 HOSTID 为本机网卡号 破解成功 第二步进行七段数码管显示的实验 1. 新建 Verilog 工程项目，编写代码并保存至与模块名对应的项目文件夹。 2. 编译程序，编译无误后，在【 tools 】 【netlistviewers 】里面选择 RTL 视，观察电路结 构。 3. 新建波形文件进行仿真。 保存时要和源程序存放在同一目录下。 设置好输入波形参数后， 开始仿真。在仿真后输入输出波形中观察逻辑关系是否正确。 4. 将实验箱和 PC 合理连接起来。打开 EDA6000 软件，设置好芯片类型为 ACEX1K （EP1K30TC144-3 ），载入模式４。 5. 根据 EDA6000 界面内管脚对应芯片的实际管脚在 QUARTUS Ⅱ里面设定管脚号并检查 无误。 6. 将程序下载至 FPGA 内，并在 EDA6000 软件界面内进行验证测试。 程序代码 moduleDECL7S(A,led7s); input[3:0]A; output[6:0]led7s; reg[6:0]led7s; always@(A) begin case(A) 4b0000:led7s=7b0111111; 4b0001:led7s=7b0000110; 4b0010:led7s=7b1011011; 4b0011:led7s=7b1001111; 4b0100:led7s=7b1100110; 4b0101:led7s=7b1101101; 4b0110:led7s=7b1111101; 4b0111:led7s=7b0000111; 4b1000:led7s=7b1111111; 4b1001:le