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数字集成电路 -电路、系统与设计Jan M. RabaeyAnantha ChandrakasanBorivoje Nikolic 时序逻辑电路设计November 2002时序逻辑命名习惯 锁存器是电平触发 寄存器是边沿触发锁存器与寄存器寄存器 时钟下降沿存储数据 锁存器 时钟下降沿存储数据 DQDQClkClkClkClkDDQQ锁存器时间定义CLK寄存器tDQttsuholdDCLK数据稳定ttcq2Q数据稳定t最大时钟频率Also:tcdreg + tcdlogic tholdtcd: contamination delay = minimum delaytclk-Q + tp,comb + tsetup = TVVVi2Vo1i1o2ACBVV==VVii12oo12正反馈:稳态11ooVV52iV1oV52iV亚稳态Q0Q1D1D0CLK多路开关型锁存器正锁存器负锁存器CLK多路开关型锁存器CLKDDCLK静态锁存器Use the clock as a decoupling signal, that distinguishes between the transparent and opaque statesForcing the state(can implement as NMOS-only)Converting into a MUX多路开关型锁存器电路图不重叠时钟基于主从结构的正沿触发寄存器主从型寄存器建立时间传播延时减小时钟负载的 静态主从寄存器避免时钟重叠XCLKCLKQADBCLKCLK(a) 电路图CLKCLK(b) 一对时钟重叠基于NOR的SR触发器基于NAND的SR触发器尺寸问题存储结构动态 (基于负载)静态CLKDQCLK使动态锁存器成为伪静态更精确的建立时间建立/保持时间 图解Circuit before clock arrival (Setup-1 case)建立/保持时间 图解Circuit before clock arrival (Setup-1 case)建立/保持时间 图解Circuit before clock arrival (Setup-1 case)建立/保持时间 图解Circuit before clock arrival (Setup-1 case)建立/保持时间 图解Circuit before clock arrival (Setup-1 case)建立/保持时间 图解Hold-1 case0建立/保持时间 图解Hold-1 case0建立/保持时间 图解Hold-1 case0Setup/Hold Time IllustrationsHold-1 case0建立/保持时间 图解Hold-1 case0其他 锁存器/寄存器: C2MOS时钟重叠期间VVVVDDDDDDDDMMMM2626MM0048XXDQDQMM1137MMMM1515(a) (0-0) 重叠(b) (1-1) 重叠其他 锁存器/寄存器: TSPC正向锁存器(transparent when CLK= 1)反向锁存器(transparent when CLK= 0)TSPC所包含的逻辑在锁存器中包括逻辑AND 锁存器TSPC 寄存器脉冲触发锁存器可选择方法Ways to design an edge-triggered sequential cell:Master-Slave LatchesPulse-Triggered LatchL1L2LDataDataDQDQDQClkClkClkClkClk脉冲锁存器脉冲锁存器数据流过正沿触发寄存器短脉冲寄存器的建立时间流水线流水线电路参考电路锁存型流水线非双稳时序电路─施密特触发器非反向施密特触发器 用施密特触发器抑制噪声CMOS 施密特触发器Moves switching thresholdof the first inverter 施密特触发器模拟结果2.52.52.02.0V1.51.5M1 (V) (V)xX1.01.0VVVM2k = 1k = 3k = 20.50.5k = 40.00.00.00.51.01.52.02.50.00.51.01.52.02.5V (V)V (V)inin具有滞环的电压传输特性.改变pmos期间M4的尺寸比的影响M宽度为K*0.54施密特触发器(2)多频振荡器电路单稳时序电路单稳触发 (基于RC)不稳电路012N-1环形振荡器5级环形振荡器的模拟波形松弛振荡器电压控制振荡器VV21ooin2in1v3v1v2v4Vctrl延时单元3.0VVVV12342.52.01.51.00.50.00.520.51.52.53.5time (ns)差分延时元件和VCO拓扑结构两级 VCO 两级VCO的模拟波形