组合逻辑电路.ppt

辅助端功能 学习材料 * 中规模集成BCD—七段显示译码器(74LS48) A0 BCD—七段显示译码器 A1 A2 Ye Yd Yc Yb Yf Ya Yg A3 试灯端：为“0〞时，显示器全亮，显示 “8〞 灭零输入端：为“0〞时且A3A2A1A0=0000，显示器全灭，不显示 “0〞 灭灯输入端：为“0〞时 显示器全灭 灭零输出端：灭零输入端为“0〞时且A3A2A1A0=0000，输出为“0〞 学习材料 * 本节小结 　把代码状态的特定含义翻译出来的过程称为译码，完成译码操作的电路称为译码器。实际上译码器就是把一种代码转换为另一种代码的电路。 　译码器分二进制译码器、十进制译码器及字符显示译码器，各种译码器的工作原理类似，设计方法也相同。 　二进制译码器能产生输入变量的全部最小项，而任一组合逻辑函数总能表示成最小项之和的形式，所以，由二进制译码器加上或门即可完成任何组合逻辑函数。此外，用4线-16线译码器还可完成BCD码到十进制码的变换。 学习材料 * 1、半加器 3.4.3 加法器 能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。 加数 本位的和 向高位的进位 完成多位二进制数相加的电路称为加法器。 学习材料 * 2、全加器 能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。 Ai、Bi：加数， Ci-1：低位来的进位，Si：本位的和， Ci：向高位的进位。 学习材料 * 全加器的逻辑图和逻辑符号 学习材料 * 3、串行进位加法器 构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。 特点：进位信号是由低位向高位逐级传递的，速度不高。 完成多位二进制数相加的电路称为加法器。 A3A2A1A0+B3B2B1B0=C3S3S2S1S0 学习材料 * 4、并行进位加法器〔超前进位加法器〕 进位生成项 进位传递条件 进位表达式 和表达式 4位超前进位加法器递推公式 学习材料 * 超前进位发生器 学习材料 * 加法器的级联 集成二进制4位超前进位加法器 学习材料 * 例： 加法器的应用 1、8421 BCD码转换为余3码 BCD码+0011=余3码(Page32) 2、二进制并行加法/减法器 C0-1＝0时，B?0=B，电路执行A+B运算；当C0-1＝1时，B?1=B，电路执行A－B=A+B运算。(Page34) 学习材料 * 本节小结 　能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。 　能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数的相加，求得和及进位的逻辑电路称为全加器。 　完成多位二进制数相加的电路称为加法器。按照进位方法的不同，加法器分为串行进位加法器和超前进位加法器两种。串行进位加法器电路简单、但速度较慢，超前进位加法器速度较快、但电路复杂。 　加法器除用来完成两个二进制数相加外，还可用来设计代码转换电路、二进制减法器和十进制加法器等。 学习材料 * 用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。 3.4.5 数值比较器 设A＞B时L1＝1；A＜B时L2＝1；A＝B时L3＝1。得1位数值比较器的真值表。 1、一位数值比较器 学习材料 * 逻辑表达式 逻辑图 学习材料 * 2、四位数值比较器 A3A2A1A0 与 B3B2B1B0 学习材料 * 输入变量包含A3与B3、A2与B2、A1与B1 、A0与B0和低位数A‘与B’的比较结果〔A‘B’、A‘B’和A‘=B’〕。 设置低位数比较结果输入端，是为了级联，以便组成更多位数的数值比较器； 3个输出信号　L1(A＞B)、L2(A＜B)、和L3(A＝B)分别表示本级的比较结果。 学习材料 * 逻辑图 学习材料 * 3、集成数值比较器 学习材料 * 级联扩展 TTL电路：最低4位的级联输入端A＇B＇、 A＇B＇和A＇=B＇ 必须预先分别预置为0、0、1。 CMOS电路：各级的级联输入端A＇B＇必须预先预置为0 ，最低4位的级联输入端A＇B＇和A＇=B＇ 必须预先预置为0、1。 学习材料 * 本节小结 　在各种数字系统尤其是在计算机中，经常需要对两个二进制数进行大小判别，然后依据判别结果转向执行某种操作。用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。在数字电路中，数值比较器的输入是要进行比较的两个二进制数，输出是比较的结果。 　利用集成数值比较器的级联输入端，很简单构成更多位数的数值比较器。数值比较器的扩展方法有串联和并联两种。扩展时需注意TTL电路与CMOS电路在连接方法上的区别。　 学习材料 * 逻辑表达式 学习材料 * 逻辑图 p127-Fig3-14a 学习材