电路与电子技术简明教程-时序逻辑电路.pptxVIP

9.１ 触　发　器电路与电子技术简明教程-时序逻辑电路第九章 时序逻辑电路9.１ 触发器时序电路由组合电路和记忆存储电路组成， 其组成框图如图9-1所示， 框图中的记忆存储电路主要由触发器构成第九章 时序逻辑电路9.１ 触发器9.1.1基本RS 触发器１.电路组成和工作原理两个与非门输入和输出端交叉相连， 即构成如图（a） 所示的基本RS 触发器。根据电路图可知， 基本RS 触发器的一对互补输出的表达式为第九章 时序逻辑电路9.１ 触发器9.1.1基本RS 触发器２.逻辑功能描述首先引入两个概念： “现态” 和“次态” 。“现态” 指接收信号前触发器的状态， 通常用 来表示； “次态” 指接收信号后触发器的状态， 通常用 来表示。１） 状态真值表２） 特征方程３） 状态转移图４） 波形图第九章 时序逻辑电路9.１ 触发器9.1.2同步触发器常要求触发器在某一指定时刻输出随着输入信号的变化而变化， 这一指定时刻可由外加时钟脉冲C P （Clock Pulse） 来控制。数字系统中采用的触发器， 通常添加了时钟脉冲CP 。接下来介绍由时钟脉冲CP 控制的RS 触发器（简称同步RS 触发器） 和D 触发器（简称同步D 触发器） 。其电路构成如图（a） 所示。１.同步RS 触发器第九章 时序逻辑电路9.１ 触发器9.1.2同步触发器2.同步D 触发器如果把同步RS 触发器的输入端D 接一个非门到输入端R ， 就构成了同步D 触发器， 其电路构成如图（a） 所示第九章 时序逻辑电路9.１ 触发器9.1.3同步触发器的空翻现象对于由时钟脉冲C P 控制的同步触发器， 当C P ＝ １ 时， 其输出会随着输入的改变而改变， 而当C P ＝０ 时， 其输出状态保持不变， 这种触发方式称为电平触发。有些电路在C P ＝ ０ 时， 其输出随着输入的改变而改变， 也属于电平触发。图９‐９ 描述了同步D 触发器的空翻现象。第九章 时序逻辑电路9.１ 触发器9.1.4边沿触发器1.边沿D 触发器其逻辑符号如图所示。对D 触发器来说， 如果CP 端有动态符号“ ∧ ” ， 则该D 触发器为边沿触发器。对图所示的两种边沿D 触发器来说， 如果CP 端加了符号“ 。” ， 则该D 触发器为下降沿有效。边沿D 触发器的特征方程和同步D 触发器的特征方程一样， 都是第九章 时序逻辑电路9.１ 触发器9.1.4边沿触发器2.边沿JK 触发器其逻辑符号如图所示第九章 时序逻辑电路9.１ 触发器9.1.5触发器逻辑功能的转换1.将边沿JK 触发器转换为边沿D 触发器边沿JK 触发器的特征方程为 边沿D 触发器为如果令JK触发器的输入K ＝ J ， 则JK 触发器的特征方程就转换为令J ＝ D ， 则JK 触发器就实现了D 触发器的功能。为D 触发器由上升沿有效的边沿JK 触发器转换为D 触发器的原理图如图所示第九章 时序逻辑电路9.１ 触发器9.1.5触发器逻辑功能的转换2.将边沿JK 触发器转换为T 触发器T 触发器的逻辑功能可以描述为： 在时钟脉冲C P 有效边沿的作用下， 当T ＝ ０ 时，功能为“保持” ； 当T ＝１ 时,功能为“翻转” 。如果令边沿JK 触发器的输入J ＝ K ＝ T ， 则其特征方程就转换为9.2 计　数　器第九章 时序逻辑电路第九章 时序逻辑电路9.2 计数器9.2.1集成计数器74161１.逻辑符号和引脚图４ 位集成加法计数器74161 是16进制计数器， 其计数范围为0000 ～ 1111 。74161的逻辑符号和引脚图如图所示。第九章 时序逻辑电路9.2 计数器9.2.1集成计数器741612. 功能介绍C１ ： 时钟脉冲， 上升沿触发。D３ D２ D１ D０ ： 预置数端， 也可以称为并行数据输入端。 ： 异步清零端， 低电平有效。只要 ＝ ０ ， 则Q３ Q２ Q１ Q０ ＝ 0000， 即无条件清零。L D ： 同步置数端， 低电平有效。要实现同步置数CTT 和CTP ： 计数器工作状态控制端。正常计数时， CTT ＝ CTP ＝ １ 。CO ： 进位输出端。当计数状态为１１１１ 时， CO 输出一个高电平信号， 该信号持续一个时钟周期。第九章 时序逻辑电路9.2 计数器9.2.2集成计数器74160７４１６０ 也是四位集成加法计数器， 其逻辑符号和引脚图与７４１６１ 相同， 如图９‐２０ 所示。７４１６０ 为十进制计数器， ４ 位输出为８４２１ 码的形式， 即计数范围为００００ ～ １００１ 。当计数状态为１００１ 时， CO 输出一个高电平信号， 该信号持续一个时钟周期。跟７４１６１一样， ７４１６０ 也