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Route：布线，一般是先对电源线和时钟信号线布线，然后再对信号线布线，目的就是为了最大满足时序。 第三十页，共五十二页。 DFMData Out Fix Antenna Violations Set HPORoute Option Define Antenna File Report Antenna Ratio Search Repair Insert Diode Add Core Filler Slot Fat Wire Fill notch gap Fill Wire Track Run Final DRC LVS Hierarchical Verilog Out SPEF SDF GDS 第三十一页，共五十二页。 DFM：可制造性设计， 第三十二页，共五十二页。 第三十三页，共五十二页。 第三十四页，共五十二页。 第三十五页，共五十二页。 第三十六页，共五十二页。 第三十七页，共五十二页。 * 数字后端简要流程 HDL代码 逻辑综合 布局布线 形式验证 第一页，共五十二页。 综合的定义 逻辑综合：决定设计电路逻辑门之间的相互连接。 逻辑综合的目的：决定电路门级结构，寻求时序、面积和功耗的平衡，增强电路的测试性。 逻辑综合的过程（constraint_driven） ： Synthesis = Translation + Logic Optimization + Mapping 首先，综合工具分析HDL代码，用一种模型(GTECH) ，对HDL进行映射，这个模型是与技术库无关的，也不包含Timing和Load信息； 然后，在设计者的控制下，对这个模型进行逻辑优化； 最后一步，进行逻辑映射和门级优化，将逻辑根据约束，映射为专门的技术目标单元库（target cell library）中的cell，形成了综合后的网表。 第二页，共五十二页。 综合环境初始化 初始化设计环境，技术库文件及其它设计环境设置。 search_path：指明文件的位置。 target_library：既技术库，由生产厂家提供，该库中的cells，用于逻辑映射。Target library的文件名应包含在Link library的文件清单中，用于读取门级网表。 link_library：该库中的cells，DC无法进行映射，例如：RAM，ROM及Pad，在RTL设计中，这些cells以实例化的方式引用。 symbol_library：该库文件包含技术库中cells的图形表示，用于生成门级示意图。 read：读入HDL代码 第三页，共五十二页。 环境属性 定义设计的工艺参数，I/O端口属性，wire-load模型，下图解释了描述设计环境约束的DC命令： set_operating_conditions set_max_capacitance set_max_transition set_max_fanout on input output ports or current_design; Block B Clock Divider Logic Block A set_load on outputs set_drive on Clock set_driving_cell on inputs set_wire_load_model 第四页，共五十二页。 set_operating_conditions用于描述cells操作条件： process、voltage 和temperature。例如：set_operating_conditions -max slow set_wire_load_model用于设置Nets的寄生RC模型，一般选用悲观的模型。例如：set_wire_load_model -name smic18_slow set_load用于定义nets或ports的电容负载，为了保证输出路径的时序，default条件下为0。例如：set_load 0.6 all_outputs() 第五页，共五十二页。 set_drive用于定义模块的input ports，0表示最大的驱动强度，通常用于clock ports和reset，例如：set_drive 0 {clk，rst}。 set_driving_cell用于定义input ports，模拟cell的驱动阻抗，为了保证输入路径的时序和输入信号的transition time。例如： set_driving_cell -lib_cell BUFX2 -pin Y -library slow all_inputs() set_min_library允许用户同时设置worst-