EDA技术P2-PLD结构原理.pptVIP

2.6 FPGA／CPLD结构与原理（增） 5.2 FIEX10K内部结构------逻辑阵列块（LAB） 逻辑单元LE 中的进位链和级联链是两种专用高速数据通道，可连接所在LAB中的所有LE，和同一行的所有LAB。 DFF 进位输入(来自上一个逻辑单元) S1 LE1 查找表 LUT 进位链 DFF S2 LE2 A1 B1 A2 B2 进位输出(到 LAB中的下一逻辑单元) 进位链 查找表 LUT 进位链连通LAB中的所有LE 进位链提供LE之间快速的向前进位功能，来自低位的进位信号： ●直接向前送到高位 ●同时馈入LUT和进位链下段 这使得能够实现高速计数器、加法器和宽位比较器。 * 第六十二页，共一百页。 2.6 FPGA／CPLD结构与原理（增） 5.2 FIEX10K内部结构------逻辑阵列块（LAB） 逻辑单元LE 两种不同的级联方式 级联链用来实现多扇入数的逻辑函数。 相邻的的LUT用来并行完成部分逻辑功能，级联链把中间结果串接起来。 可设为“与”级联或者“或”级联 “与”级联链 “或”级联链 LUT LUT IN [3..0] IN [4..7] LUT IN [(4n-1) ..4(n-1)] LUT LUT IN [3..0] IN [4..7] LUT IN [(4n-1)..4(n-1)] LE1 LE2 LEn LE1 LE2 LE