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使用 VHDL 进行任意整数分频器设计 摘要 分频器是数字电路中最常用的电路之一，在 FPGA 的设计中也是使用效率非常高的基本设计。基于 FPGA 实现的分频电路一般有两种方法：一是使用 FPGA 芯片内部提供的锁相环电路，如 ALTERA 提供的 PLL（Phase Locked Loop），Xilinx提供的 DLL（Delay Locked Loop）；二是使用硬件描述语言，如 VHDL、Verilog HDL等。使用锁相环电路有许多优点，如可以实现倍频；相位偏移；占空比可调等。但 FPGA 提供的锁相环个数极为有限，不能满足使用要求。因此使用硬件描述语言实现分频电路经常使用在数字电路设计中，消耗不多的逻辑单元就可以实现对时钟的操作，具有成本低、可编程等优点。本文使用实例描述了 FPGA/CPLD 上使用 VHDL 进行分频器设计，将奇数分频，和偶数分频结合起来，可以实现 50%占空比任意正整数的分频，并在仿真中实现了将 50MHZ 的信号分频。 总体方案设计： 首先定义 8 个输入端来选择是 n 分频 然后分别写出偶数分频和奇数分频，最后再判断输入的8位是奇数还是偶数，选择相应的分频。 偶数分频：一般来说有两种方案：一是当计数器计数到N/2-1时，将输出电平进行一次翻转，同时给计数器一个复位信号，如此循环下去；二是当计数器输出为0到N/2-1时，时钟输出为0或1，计数器输