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组合逻辑电路分析与设计第1页/共122页 22.1 集成逻辑门数字集成电路的集成度分类三类典型的数字集成电路 TTL、CMOS、ECL第2页/共122页 3一、集成逻辑门系列 1. CMOS逻辑门最简单的集成逻辑门——CMOS非门第3页/共122页 4CMOS与非门和或非门第4页/共122页 5CMOS逻辑系列4000系列74HC系列74HCT系列 CMOS逻辑电路的特点逻辑摆幅大，电路抗干扰能力强。 静态功耗低。 输入阻抗极大，驱动同类型逻辑门的能力强。容易因静电感应造成器件击穿而损坏。CMOS集成电路使用注意事项器件防静电包装人员和设备良好接地正确处理不用的输入端。 第5页/共122页 6 2. TTL逻辑门74民品系列、54军品系列74系列中的子系列74系列的发展和演变TTL与CMOS的比较电源电压：典型TTL（＋5V），CMOS（3～18V）输出高电平：TTL（3.6V），CMOS（VDD－0.1）逻辑摆幅和抗干扰能力：CMOS更好静态功耗：CMOS的静态功耗很低第6页/共122页 7 3. ECL逻辑门高速逻辑电路系列特点ECL的基本逻辑门是“或/或非门” 早期ECL电路使用的单一负电源供电，输出低电平为，高电平为，该电平与TTL和CMOS器件的逻辑电平不兼容。新型ECL电路既可以采用、也可以采用供电，方便了不同系列逻辑器件的互联。 强调高速度的ECL系列存在高功耗的缺点。 ECL逻辑门的“或”输出端具有“线与”功能、“或非”输出端具有“线或”功能 第7页/共122页 8二、集成逻辑门的主要电气指标 1. 逻辑电平电压传输特性输入低电平VIL 关门电平VOFF 输入高电平VIH 开门电平VON 输出低电平VOL 输出高电平VOH 第8页/共122页 9 2. 噪声容限低电平输入时的噪声容限VNL =VOFF－VOLMAX 高电平输入时的噪声容限VNH =VOHMIN－VON (a) (b) (c)图2－5 输入、输出电平和噪声容限示意图(a) 一般关系； (b) 典型TTL； (c) 典型CMOS第9页/共122页 10 3. 输出驱动能力高电平输出电流IOH 低电平输出电流IOL 扇出系数NO逻辑电路在正常工作条件下，一个输出端可以同时驱动同系列逻辑电路输入端数目的最大值。 4. 功耗 ：逻辑电路消耗的电源功率 静态功耗：电路的输出状态不变时的功率损耗。动态功耗：电路状态变化时产生的功耗。低速电路的功耗以静态功耗为主；高速电路的功耗以动态功耗为主。第10页/共122页 11 5. 时延时延tpd ，就是从输入信号达到电路输入端，到相应的输出信号出现在电路输出端之间所需要的时间。 上升时延tpLH 下降时延tpHL 平均时延tpd 第11页/共122页 126．不同系列逻辑门的性能比较第12页/共122页 13三、逻辑电路的其它输入、输出结构 1. 施密特触发器输入 典型逻辑门对输入电压在阈值电压附近的波动敏感，容易造成输出错误。施密特触发器输入结构采用两个不同的阈值电压来克服输入电压的波动 。第13页/共122页 14 2. 三态输出结构三态输出：逻辑电路的输出端不仅可以输出0和1，还可以呈现高阻抗状态。 具有三态输出结构的非门的逻辑符号和真值表。三态输出是一种独立于电路逻辑功能的输出结构，不同逻辑功能的电路，可以根据需要设置三态输出端。 第14页/共122页 15三态总线将多个三态输出端接在一起就构成了三态总线。 三态门还能用于实现数据的双向传输。 第15页/共122页 16 3. 漏极（集电极）开路输出结构 使用漏极开路门时，必须在输出端Z外接一个负载电阻RL，上拉到一个正电源VCC。改变上拉电源，可以改变输出电平，使之适用于逻辑电平不同的器件系列的互联。多个漏极开路逻辑门的输出端可以直接连在一起，实现所谓的“线与逻辑”。第16页/共122页 17 4. CMOS模拟信号传输门结构 当使能信号EN=1时，MOS管导通，A、B之间呈现低阻通道,模拟信号（或数字信号）可以沿任意方向传输（A→B或B→A）。当使能信号EN=0时，MOS管截止，沟道消失，A、B之间只有极低的漏电流，相当于开关断开。第17页/共122页 18一、加法器 加法器是用于实现两个二进制数加法运算的电路。加法器分类：不考虑低位进位的2个一位二进制数相加的半加器考虑低位进位的2个一位二进制数相加的全加器实现2个多位二进制数相加的加法器实现两个十进制数相加的BCD码加法器带符号数加法器等。 2.2 常用MSI组合逻辑模块 第18页/共122页 191. 半加器 实现两个1位二进制数相加的电