分析一种MCU时钟系统的设计解析.docVIP

剖析一种MCU时钟系统的设计 纲要：介绍了一个鉴于ＭＣＵ内核的时钟系统的设计，给出了其电路构造并详尽地剖析了系统的工作原理。该系统能生成两相不重叠时钟，利用静态锁存器保留动向信息，供应三种电源管理方式以适应低功耗应用。在上华（ＣＳＭ Ｃ）０．６μｍ工艺库下，利用ＣａｄｅｎｃｅＥＤＡ工具对电路进行了仿真，仿真结果考证了设计的正确性。 重点词：微控制器时钟系统两相不重叠时钟 时钟系统是微控制器（ＭＣＵ）的一个重要部分，它产生的时钟信号要贯串整个芯片。时钟系统设计得利害关系到芯片可否正常工作。在工作频次较低的状况下，时钟系统能够经过综合产生，即用Ｖｅｒｉｌｏｇ／ＶＨＤＬ语言描绘电路，并用ＥＤＡ工具进行综合。但是，用工具综合存在电路性能低、优化率不高的问题，不合适应用在各样高性能微办理器芯片上。而采纳人工设计逻辑并手工输入电路图甚至物理疆域的方式，能使设计的电路灵巧，性能更好。鉴于这些考虑，设计了一个ＭＣＵ时钟系统。 １基本时钟输入的选择 ＣＰＵ核分微办理器（ＭＰＵ）和微控制器（ＭＣＵ），二者的基本时钟一般都以单频方波的形式供应。时钟有三种产生方式： （１）用晶体振荡器产生精准而稳固的时钟信号； （２）用压控振荡器产生可调频次范围较宽的时钟信号； （３）联合以上两种技术，用压控振荡器生成时钟信号。 基本时钟信号的产生能够有芯片外和芯片内两种方法。可是时钟信号一定是稳固的信号，关于稳固度要求特别高的场合（如ＭＰＵ和ＭＣＵ），采纳芯片外供应是必不行少的。故本设计采纳外接晶振的方法。 ２两相时钟方案 时钟技术是决定和影响电路功耗的主要要素，时钟误差是惹起电路竞争冒险的主要原由。为了除去竞争、提升频次、降低功耗，在基本时钟方案方面，ＭＰＵ和ＭＣＵ一般有三种选择：单相时钟、多相时钟和沿触发方案。在目前的设计中，沿触发方案因为在数据传达方面有必定困难已极少被使用。单相时钟方案因为在时序和传输上比较简单靠谱，在全部的方案中使用的晶体管也是最 少，所以被一些高性能芯片使用，如ＤＥＣ企业现被ＨＰ企业并购的Ａｌ ｐｈａ２１６６４微办理器。可是，对ＣＭＯＳ电路来说，采纳单相时钟就没法使用动向电路，并且因组合逻辑块中逻辑元件的速度高低都遇到限制而体现困难。 图１是一个单相有限状态机，圆圈内为组合逻辑块ＣＬ。 设ＴＬ＋ＴＨ＝ＴＰ，此中ＴＰ为时钟周期，ＴＨ和ＴＬ分别为时钟高电平易低电平常间。假如要使时钟准时与数据没关，则最长的流传延缓一定小于ＴＰ，信号（甚至可能是因为内部竞争冒险产生的尖峰所造成的假信号）抵达ＣＬ输出端可能取的最短时间一定大于ＴＨ。令τＣＬ代表ＣＬ延缓范围，则： ＴＨ＜τＣＬ＜ＴＰ（１） [1][2][3]下一页 （１）式表示，信号经过ＣＬ的每一个延缓都一定介于ＴＨ和ＴＰ之间。正是这类双边拘束特征使单相时钟难以实现。关于多相时钟，则能够除去这类双边 拘束，而使其转变为单边拘束。图２（ａ）所示为采纳两相非重叠时钟Φ１和Φ２（Φ１×Φ２＝０），对应时钟波形示于图２（ｂ），Ｔ１和Ｔ３分别是Φ１和Φ２为高电平常的时间，Ｔ２是Φ１到Φ２之间电平为低的时间，Ｔ４则是Φ２到Φ１之间电平为低的时间。当Φ２电平变高时信号开始经过ＣＬ传输，并且一定在Φ１电平变低以前结束。于是得： τＣＬ＜Ｔ１＋Ｔ３＋Ｔ４或τＣＬ＜Ｔｐ－Ｔ２（２） 此中，Ｔｐ＝Ｔ１＋Ｔ２＋Ｔ３＋Ｔ４ 图4二分频电路实时钟驱动器 这样便可把双边拘束（１）式简化为单边拘束（２）式了。不论是有效信号或是无效信号，都能够以随意快的速度经过ＣＬ而不会造成竞争。 自然，相数过多又会使设计复杂度提升，所以这里选择了两相不重叠时钟。 ３时钟系统逻辑电路设计 ３．１两相不重叠时钟产生的方法 两相不重叠时钟产生电路如图３所示。ｃｌｋ为外面晶振产生的送入ＭＣＵ的单相时钟，Ｉ１是ＭＣＵ内部产生的保护信号，正常工作时Ｉ１为低电平，发生故障时如因为噪声扰乱致使ＰＳＥＮ和ＲＤ、ＷＲ同时有效的错误发生时Ｉ１变为高电平而封闭时钟；当系统复位时，会使得图３中Ｉ１为低电平， 恢复ｃｌｋ的输入。因为正常状况下ＰＤ为低电平，所以ｃｌｋ等同于经过三个非门变为图中的单相输入信号，加到用“或非”门交错而构成的Ｒ－Ｓ触发器，单相时钟从左侧加到一个“或非”门上，反相后加到另一个“或非”门上，这样获得的ＣＫ１和ＣＫ２ 是不重叠的。单相时钟与双相时钟的对应关系如图３所示。 当信号Ｖ变为高电平常（因为正常工作时ＰＤ向来保持为０），Ｍ１管关断，信号就向来保留在静态锁存器中。每当时钟信号变高时，就把静态锁存器的输出传给Ｗ，使得Ｗ向来处于低电平而不影响“或非”门Ａ１，故图３中Ａ１能够简化为二输入。 在时钟遇到一个逻辑信号（也就是门控时钟）控制的状况下，可能会有一些动向节点不被刷新。为了防止这类错误，采纳由一个ＮＭＯＳ控制管Ｍ２加两个交错耦合反相器构成静态锁存器