第九章半导体.pptVIP

建立时间仿真 Volts Time (ns) D clk Q QM I2 out tsetup = 0.21 ns 动作正常！ 第二十九页，共五十三页，2022年，8月28日 Volts Time (ns) D clk Q QM I2 out tsetup = 0.20 ns 数据传输失败！ 建立时间仿真 第三十页，共五十三页，2022年，8月28日 在时钟信号到来后，输入信号应该保持的时间 维持（hold)时间:thold thold Thold=0 QM的值维持D的值，OK Thold0 只要QM的值维持D的值，OK 第三十一页，共五十三页，2022年，8月28日 在时钟信号到来之后，输出信号发生变化所需时间 传输延迟时间:tc-q Volts tc-q(LH) tc-q(HL) 第三十二页，共五十三页，2022年，8月28日 传输门主从（Master-Slave ）边沿触发寄存器的传输延迟 tc-q tpd-T3 tpd-I6 ∑ tc-q= tpd_inv + tpd_t 第三十三页，共五十三页，2022年，8月28日 3.时钟重叠问题 CLK CLK A B (a) 电路结构 X D Q CLK CLK !clk clk 理想的时钟 !clk clk 非理想的时钟 时钟倾斜（skew) 1-1 overlap 0-0 overlap 第三十四页，共五十三页，2022年，8月28日 D clk X !clk !Q !clk Q clk B A P1 P2 P3 P4 I1 I2 I3 I4 （1）当Clk 和!Clk 同时为高时，A 点同时为D 和B 点驱动，造成不定状态 （2）当Clk 和!Clk 同时为高一段较长时间时，D 可以直接穿通经过主从触发器 （3）采用两相位不重迭时钟可以解决此问题，但时钟不重迭部分不能太长以免漏电时间过长引起出错 第三十五页，共五十三页，2022年，8月28日 4.两相时钟 D clk1 X clk2 !Q clk2 Q clk1 B A P1 P2 P3 P4 I1 I2 I3 I4 clk2 clk1 master transparent slave hold master hold slave transparent 动态存储 tnon_overlap 第三十六页，共五十三页，2022年，8月28日 两相时钟发生器 clk clk1 clk2 A B clk B clk1 clk2 A 第三十七页，共五十三页，2022年，8月28日 5.C2MOS Register Clocked CMOS 动态寄存器 第三十八页，共五十三页，2022年，8月28日 第九章半导体 * 第一页，共五十三页，2022年，8月28日 第9章 时序电路（触发器） 第二页，共五十三页，2022年，8月28日 内容提要 引言 锁存器 静态锁存器 动态锁存器 寄存器 施密特触发器 第三页，共五十三页，2022年，8月28日 组合逻辑 Outputs Inputs 一、引 言 输出直接与输入的某种逻辑组合相关 逻辑电路 Outputs Inputs 输出不仅与当前输入，而且与前一个输出相关 存储元件 第四页，共五十三页，2022年，8月28日 对组合逻辑电路 组合逻辑 对时序逻辑电路 时序逻辑 保持 无条件反映输入信号的变化 有条件反映输入信号的变化 第五页，共五十三页，2022年，8月28日 逻辑运算 Outputs Inputs 数据保持电路 时序逻辑电路的构成 数据保持电路实现 逻辑运算 Inputs 数据保持电路 Clk Output 第六页，共五十三页，2022年，8月28日 0 1 1 0 0 1 × 1 × 数据保持机理 静态保持 动态保持 1 1 × 第七页，共五十三页，2022年，8月28日 时序逻辑电路的基本单元 锁存器 当时钟信号为高（或低）时传输数据。其他时间保持数据 D Clk Q D Clk Q 寄存器 时钟上升沿或下降沿到来时传输数据。其他情况保持数据 Clk Clk D D Q Q 第八页，共五十三页，2022年，8月28日 电平灵敏（ Level Sensitive）, 不是边沿触发 可以是正电平灵敏或负电平灵敏，当时钟为高电平（或低电平）时，输入的任何变化经过一段延迟就会反映在输出端上 二、锁存器（ Latch ） 第九页，共五十三页，2022年，8月28日 第十页，共五十三页，2022年，8月28日 1. 静态锁存器 基于或非门的SR （set-reset）锁存器 (1) SR锁存器 第十一页，共五十三页，2022年，8月28日 n p n R p n p n S p 基于或非门的SR （set-reset）锁存器