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数字时钟设计实验报告 电 子 课 程 设 计 题 目：数字时钟 ➢ 60 进制——秒计数器 秒的个位部分为逢十进一，十位部分为逢六进一，从而共同完成 60 进制计数器。当 计数到 59 时清零并重新开始计数。秒的个位部分的设计：利用十进制计数器 CD40110 设 计 10 进制计数器显示秒的个位 。个位计数器由 0 增加到 9 时产生进位，连在十位部计 数器脉冲输入端 CP，从而实现 10 进制计数和进位功能。利用 74LS161 和 74LS11 设计 6 进制计数器显示秒的十位 ，当十位计数器由 0 增加到 5 时利用 74LS11 与门产生一个高 电平接到个位、十位的 CD40110 的清零端，同时产生一个脉冲给分的个位。其电路图如 下： 图三 60 进制--秒计数电路 ➢ 60 进制——分计数电路 分的个位部分为逢十进一，十位部分为逢六进一，从而共同完成 60 进制计数器。当 计数到 59 时清零并重新开始计数。秒的个位部分的设计：来自秒计数电路的进位脉冲使 分的个位加 1，利用十进制计数器 CD40110 设计 10 进制计数器显示秒的个位 。个位计数 器由 0 增加到 9 时产生进位，连在十位部计数器脉冲输入端 CP，从而实现 10 进制计数 和进位功能。利用 74LS161 和 74LS11 设计 6 进制计数器显示秒的十位 ，当十位计数器 由0 增加到 5 时利用 74LS11 与门产生一个高电平接到个位、十位的 CD40110 的清零端， 同时产生一个脉冲给时的个位。其电路图如下： 图四 60 进制--分计数电路 ➢ 24 进制——时计数电路 来自分计数电路的进位脉冲使时的个位加，个位计数器由 0 增加到 9 是产生进位， 连在十位计数器脉冲输入端 CP，当十位计到 2 且个位计到 3 是经过 74LS11 与门产生一个 清零信号，将所有 CD40110 清零。其电路图如下： 图五 24 进制--时计数电路 ➢ 译码显示电路 译码电路的功能是将秒、分、时计数器的输出代码进行翻译，变成相应的数字。用 以驱动LED 七段数码管的译码器常用的有 74LS148 。74LS148 是 BCD-7 段译码器/驱动 器，输出高电平有效，专用于驱动 LED 七段共阴极显示数码管。若将秒、分、时计数器 的每位输出分别送到相应七段数码管的输入端，便可以进行不同数字的显示。在译码管 输出与数码管之间串联电阻 R 作为限流电阻。其电路图如下： 图六 译码显示电路 ➢ 校时电路 校时电路是数字钟不可缺少的部分，每当数字钟与实际时间不符时，需要根据标准 时间进行校时。一般电子表都具有时、分、秒等校时功能。为了使电路简单，在此设计 中只进行分和小时的校时。“快校时”是通过开关控制，使计数器对1Hz 校时脉冲计数。 图中S1 为校正用的控制开关，校时脉冲采用分频器输出的 1Hz 脉冲，当 S1 为“0”时可以 进行“快校时”。 其电路图如下： 11 U10D 74LS00 12 13 8 3 U11A U10C 74LS00 74LS00