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一种多频分频的振信号源设计方法 0 频率转换时间和频率分辨率较低 在许多领域，锁相频率合成技术仍然是频率合成的主要手段。锁相式频率合成器具有很高的工作频率、较宽的带宽,但频率转换时间较长和频率分辨率较低是其缺陷。DDS则具有极高的频率分辨率和极短的频率转换时间,但工作频带受限。由此可见,把两者结合起来,取长补短,就可以设计出具有更高性能和满足多方面要求的频率合成器。 1 dds+pll混合方案 需要设计的锁相环的性能指标要求是: 频率范围:2.4 GHz ～ 4.4 GHz 频率分辨率:1 kHz 单边带相位噪声:≤-75 dBc/Hz@10 kHz 除上述指标之外,对电路的体积和功耗也提出了较高的要求,所以无法采取已经比较成熟的小数分频方案。我们所选用的方案是由DDS产生的低频信号作为参考信号去激励PLL频率合成器,即DDS+PLL混合方案。这样可以使锁相环的输出信号有较低的相位噪声和较小的频率分辨率。方框图如图1所示。其中虚线部分为锁相环频率合成器。 当锁相环锁定时,频率合成器的输出频率和频率分辨率为: fout=Μ×fDDS=Μ×Κ2Ν×fc(1) Δfmin=Μ2Ν×fc(2) 式中:M为VCO的可编程分频比,K为DDS的频率控制字,fc为DDS的时钟。 采用DDS作为PLL的激励源,参考频率可以做到以极小的步进改变,适当选择DDS的输出带宽,可使合成器有连续的频率覆盖,为了得到连续的频率覆盖,DDS的工作带宽需要满足: BWDDS≥FDDSΜmin(3) 式中:FDDS为DDS的中心频率,BWDDS为DDS的输出频率带宽,Mmin为PLL的最小分频比。 因为DDS数字化实现的固有特点,决定了其输出频谱杂散较大,因此在DDS输出端需加入一个带通滤波器,这样可对其输出杂散进行抑制。在带通滤波器和参考分频器之间可加入一个限幅器,它的作用是将正弦信号转换为逻辑电平信号,同时限幅器可将幅度噪声去除。 2 频率合成器:ad9851 下面分别介绍一下锁相环中所选用的锁相环频率合成器PE3236、DDS芯片AD9851和压控振荡器。PE3236是Peregrine公司新推出的一款高性能的整数型频率合成器,它的特点是具有超低的相位噪声性能、较高的鉴相频率、较低的功耗、改进的杂散性能等。AD9851是AD公司推出的一款高性能的DDS芯片,其内部采用了先进的DDS技术,内部还集成了高速的、高性能的10位D/A转换器和比较器。VCO是一个电压-频率变换器,它的性能对锁相环有很大的影响。在选取时我们考虑了较低的相位噪声、较高的频率稳定度、线性的控制特性和较低的功耗。我们选用了2个VCO来覆盖2.4 GHz～4.555 GHz的频率范围。 3 电路设计 (1) 补偿规则 高的PLL鉴相频率可带来以下优点:环路分频比M值可以设计的较低,PLL输出信号的相位噪声得到降低,鉴相频率高时允许需锁相环的环路带宽可以做的较宽,有利于缩短锁定时间,使频率转换时间缩短。在PE3236中,鉴相频率最高可用到20 MHz,在我们的锁相环路中,鉴相频率选取为5 MHz,即由DDS的输出频率10 MHz经过参考分频器2分频后获得。 (2) 环路滤波器的设计 环路滤波器的主要作用是滤除误差电压中的高频成分和噪声,并且它对锁相环路参数的调整起着决定性的作用。环路滤波器的设计包括选取环路滤波器的拓扑形式、环路滤波器的阶数、相位裕量、环路带宽。这些参数一旦都确定了,滤波器的极点和零点就确定了,就可计算出环路滤波器各个器件的参数值。 相位裕量关系到系统的相对稳定性。太大的相位裕量可降低环路滤波器的峰值相应,同时也增加了系统的锁相时间。较小的相位裕量会导致系统稳定性变差。对于一个稳定的系统,相位裕量一般应该大于30°。设计锁相环的时候,足够的相位裕量是必需的,这样闭环增益响应就不会有尖峰。我们选取的相位裕量为60°。 环路带宽是环路滤波器中是最关键的参数,选择较小的环路带宽可以改善参考杂散和相位误差,但同时会增加锁相时间;选择较大的环路带宽会改善锁相时间,但同时会恶化参考杂散和相位误差。对具体设计而言,对频率转换时间指标要求不高时,PLL的环路带宽可以设计的窄些,这样DDS的输出杂散可以得到很好的抑制,输出信号的相位噪声和杂散的性能主要由VCO决定,如果频率转换时间是一个重要指标时,PLL的环路带宽需要放宽,这时DDS的性能对最终输出信号有严重的影响,此时带通滤波器和硬限幅器的设计显得更重要。一般选取环路带宽的方法是:如果对锁相时间指标要求不高时,PLL的环路带宽可以设计的窄些,这样参考杂散可以得到很好的抑制,输出信号的相位噪声和杂散的性能主要由VCO决定,如果锁相时间是一个重要指标时,PLL的环路带宽需要放宽以适合锁相时间的要求。我们选取的环路带宽为200kHz。下面环路滤波