第2章组合逻辑电路.pptVIP

1. 半加器（Half Adder） 两个 1 位二进制数相加不考虑低位进位。 0 0 0 1 1 0 1 1 0 0 1 0 1 0 0 1 真 值 表 函数式 Ai+Bi = Si (和) ? Ci (进位) 当前第63页\共有128页\编于星期六\13点 逻 辑 图 曾 用 符 号 国 标 符 号 半加器（Half Adder） Si Ai Bi =1 Ci Σ CO Si Ai Bi Ci HA Si Ai Bi Ci 函 数 式 当前第64页\共有128页\编于星期六\13点 2. 全加器（Full Adder） 两个 1 位二进制数相加，考虑低位进位。 Ai + Bi + Ci -1 ( 低位进位 ) = Si ( 和 ) ? Ci ( 向高位进位 ) 1 0 1 1 --- A 1 1 1 0 --- B + --- 低位进位 1 0 0 1 0 1 1 1 1 真 值 表 标准 与或式 A B Ci-1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 Si Ci A B Ci-1 Si Ci 0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1 --- S 高位进位← 0 当前第65页\共有128页\编于星期六\13点 卡诺图 全加器（Full Adder） A BC 0 1 00 01 11 10 1 1 1 1 Si A BC 0 1 00 01 11 10 1 1 1 1 Ci 圈 “ 0 ” 最简与或式 圈 “ 1 ” 当前第66页\共有128页\编于星期六\13点 逻辑图 (a) 用与门、或门和非门实现 曾用符号 国标符号 Σ CO CI Si Ai Bi Ci-1 Ci FA Si Ai Bi Ci-1 Ci ≥1 1 1 1 Ai Si Ci Bi Ci-1 ≥1 当前第67页\共有128页\编于星期六\13点 (b) 用与或非门和非门实现 ≥1 ≥1 1 1 1 Ci Si Ai Bi Ci-1 当前第68页\共有128页\编于星期六\13点 3. 集成全加器 TTL：74LS183 CMOS：C661 双全加器 1 2 3 4 5 6 7 14 13 12 11 10 9 8 C661 VDD 2Ai 2Bi 2Ci-1 1Ci 1Si 2Si 1Ci-1 2Ci 1Ai 1Bi VSS 74LS183 VCC 2Ai 2Bi 2Ci-1 2Ci 2Si VCC 2A 2B 2CIn 2COn+1 2F 1A 1B 1CIn 1F GND 1Ai 1Bi 1Ci-1 1Si 地 1Ci 1COn+1 当前第69页\共有128页\编于星期六\13点 在电路上如何实现两个四位二进制数相加？ A3 A2 A1 A0 + B3 B2 B1 B0 4. 多位加法器（Adder） 4.1 4 位串行进位加法器 特点： 电路简单，连接方便 速度低 = 4 tpd tpd — 1位全加器的平均 传输延迟时间 C0 S0 B0 A0 C0-1 CO S CI C1 S1 B1 A1 CO S CI C2 S2 B2 A2 CO S CI C3 S3 B3 A3 CO S CI 当前第70页\共有128页\编于星期六\13点 4.2 超前进位加法器 4位超前进位加法器74LS283和串行进位加法器的比较 令 则 当A、B中的第i位相加时，其进位输出Ci与和Si的表达式分别是？ 4位超前进位加法器74LS283的引脚图： 当前第71页\共有128页\编于星期六\13点 进位输入是由专门的“进位逻辑门”来提供 超前进位加法器使每位的进位直接由加数和被加数产生，而无需等待低位的进位信号 该门综合所有低位的加数、被加数及最低位进位输入 运算速度快，但电路结构复杂。 超前进位加法器的特点： 当前第72页\共有128页\编于星期六\13点 4.3 加法器的应用 例1 用两片74LS283构成一个8位二进制数加法器 在片内是超前进位，而片与片之间是串行进位。 当前第73页\共