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FPGA时序分析基础 1
很多人觉得 FPGA 难学,难点在于 FPGA 的硬件特性和 FPGA 之外的东西,如硬件编程思
想,并行编程,时序分析等,本文就时序分析进行讲解,讲解时序分析的基础,内容主要为
建立时间和保持时间的分析。并且举例简单说明 DT6000S 项目采用的时序分析.
基本的电子系统如图 1 所示,一般自己的设计都需要时序分析,如图 1 所示的 Design ,
上部分为时序组合逻辑,下部分只有组合逻辑。而对其进行时序分析时,一般都以时钟为参
考的,因此一般主要分析上半部分。在进行时序分析之前,需要了解时序分析的一些基本概
念,如时钟抖动、时钟偏斜(T )、建立时间(T )、保持时间(T )等。时序分析也
skew su h
就是分析每一个触发器(寄存器)是否满足建立时间/保持时间,而时序的设计的实质就是
满足每一个触发器的建立时间/保持时间的要求。
图 1 基本的电子系统
1.1.1 时钟抖动和时钟偏斜
1. 时钟抖动
时钟信号边沿变化的不确定时间称为时钟抖动,如图 2 所示。一般情况下的时序分析
是不考虑时钟抖动,如果考虑时钟抖动,则建立时间应该是 T +T ,保持时间应该是 T +T 。
su 1 h 2
图 2 时钟抖动时序图
2 . 时钟偏斜
时序偏斜分析图如图 3 所示。时钟的分析起点是源寄存器(Reg1 ),终点是目标寄存
器(Reg2 )。时钟在图中的结构中传输也会有延迟,时钟信号从时钟源传输到源寄存器的
延时为 Tc2s ,传输到目标寄存器的延时为 Tc2d 。时钟网络的延时为Tc2s 与 Tc2d 之差,即
Tskew=Tc2d-Tc2s 。
FPGA时序分析基础 2
图 3 时钟偏斜时序图
1.1.2 建立时间和保持时间
建立时间(Setup Time)常用Tsu 表示,指的是在触发器的时钟信号上升沿到来以前,
数据和使能信号稳定不变的时间,如果建立时间不够,数据将不能在这个时钟上升沿被打入
触发器,使能信号无效,也就是说在这个时钟周期对数据的操作时无效的;保持时间(Hold
Time )常用Th 表示,指的是在触发器的时钟信号上升沿到来以后,数据和使能信号稳定不
变的时间,如果保持时间不够,数据同样不能被打入触发器,对数据的操作同样是无效的,
使能信号无效。数据要能稳定传输,就必须满足建立时间和保持时间的关系,图 4 标识了
它们间的关系。
图 4 建立时间/操持时间的概念
1.1.3 发送沿和捕获沿
(1) 发送沿(Launch Edge ):前级寄存器发送数据对应的时钟沿,是时序分析的起点;
(2) 捕获沿(Latch Edge ):后记寄存器捕获数据对应的时钟沿,是时序分析的终点。
相对于 launch Edge 通常为一个时钟周期,但不绝对,如多周期。
“信号跳变抵达窗口”:对latch 寄存器来说,从 previous 时钟对应的 Hold
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