《FPGA数字系统设计》11 组合逻辑always块：过程赋值语句 .pptxVIP

FPGA数字系统设计组合逻辑always块 组合逻辑always块always块连续赋值语句 模块实例 always块always块wire每种语法结构对应电路的一部分 组合逻辑always块C语言、Python等高级编程语言顺序执行硬件电路并行执行(concurrent)Verilog HDL中所有的设计都是模块(module)Verilog HDL程序主体中可以使用三种语法结构模块实例语句(module instantiation)连续赋值语句(continuous assignment statement)always块 组合逻辑always块[sensitivity list]称为敏感列表或者事件控制表达式；敏感列表是可选的；电平敏感的敏感列表和边沿敏感的敏感列表；组合逻辑电路采用电平敏感的敏感列表，敏感列表内部列出所有的输入信号； 组合逻辑always块敏感信号发生改变， always块对敏感信号的改变做出响应。always块中语句顺序执行；多条语句置于begin和end之间，称为块语句；块语句包含可选块语句名；如果只有一条语句，可以省略begin和end； 组合逻辑always块组合逻辑电路always块采用电平敏感敏感列表；敏感列表列出所有输入信号，采用逗号或者关键字or分隔不同的输入信号；Verilog HDL支持always@(*)的敏感列表，综合时系统自动加入敏感列表。过程赋值只能对reg类型变量赋值，不能对wire类型变量赋值。 寄存器类型 Variable group The data types in the variable group represent abstract storage in behavioral modeling and are used in the outputs of procedural assignments. There are five data types in this group: reg, integer, real, time, and realtime. The most commonly used data type in this group is reg and it can be synthesized. 寄存器类型Variable group The inferred circuit may or may not contain physical storage components. The last three data types can only be used in modeling and simulation, In Verilog-1995, the variable group is known as the register group. This term is the same for a physical hardware register (i.e., a collection of flip-flops), 寄存器类型寄存器寄存器类型的变量采用关键字reg声明 有些情况下，寄存器类型变量对应于实际物理电路中的存储元件(触发器)；在always块中作为过程赋值的赋值对象；reg temp0, temp1; // 声明1位宽reg类型的变量reg [n-1:0]busA，busB; //声明busA和busB为n位宽寄存器变量reg [0:n-1]busC; //声明busC为n位宽的寄存器变量 组合逻辑always块8位宽二选一数据选择器数值输入和输出定义为8位宽；输出信号y定义为reg类型；always块内部只有一条语句时，建议加begin end；建议采用always@(*)敏感列表； 组合逻辑电路描述采用阻塞赋值语句； 组合逻辑always块四选一数据选择器采用always块实现，采用连续赋值语句如何实现？采用条件语句如何实现？8位宽的四选一数据选择器如何实现？ 组合逻辑always块 组合逻辑always块 组合逻辑always块 组合逻辑always块 组合逻辑always块 谢谢大家