《FPGA数字系统设计》03 模块实例01.pptxVIP

FPGA数字系统设计模块实例 模块实例 module half_adder( input wire a, b, output wire sum, cout); ? /* gate primitive */ and and_u0(cout, a, b); xor xor_u1(sum, a, b); ?endmodule半加器电路原理图half_addercoutsum半加器的Verilog HDL描述absumcouthalf_adder 全加器(Full adder)采用两个半加器和一个或门实现全加器模块实例absumcouthalf_adder:m1absumcouthalf_adder:m2temp0temp1半加器构成全加器 module full_adder_str( input wire a, b,cin, //input output wire sum, co //output ); wire tem0, temp1, temp2; // body // module instantiation half_adder m1(.a(a), .b(b),.sum(temp0), .c_out(temp1)); half_adder m2(.a(cin), .b(temp0),.sum(sum), .c_out(temp2)); or m3(co, temp2,temp1); // gate primitiveendmodule模块实例absumcouthalf_adder:m1absumcouthalf_adder:m2temp0temp1 模块实例 二选一数据选择器逻辑图二选一数据选择器逻辑符号 模块实例 二选一数据选择器构成四选一数据选择器 结构级描述 数字系统设计方法自顶向下自底向上(划分或者分层)自顶向下设计规格(Specification)模块划分(接口清晰、关系明确、复杂度下降)子系统：事先存在或者功能简单Verilog HDL通过模块实例语句支持层次化设计思想，称为结构描述(structural description)。 结构级描述 结构级描述 结构描述等价于逻辑图，连接简单元件来构成更为复杂的元件。Verilog HDL使用模块实例语句实现简单元件的连接。 模块实例 复杂数字系统由简单子系统组成;采用简单或者预先定义的模块可以构建复杂的数字系统;Verilog HDL通过模块实例语句支持层次化设计。层次化设计(Hierarchy)是实现大规模设计的基本手段。顺序端口连接命名端口连接 模块实例命名端口连接模块实例语句不关心端口信号顺序，顺序端口连接模块实例语句则依赖模块端口定义顺序。formal_signal1表示模块module_name定义时端口名，actual_name是高层模块的实际连接信号。命名端口连接模块名实例名信号连接 module full_adder_str( input wire a, b,cin, //input output wire sum, cout //output ); wire tem0, temp1, temp2; // body // module instantiation half_adder m1(.a(a), .b(b),.sum(temp0), .cout(temp1)); half_adder m2(.a(cin), .b(temp0),.sum(sum), .cout(temp2)); or m3(co, temp2,temp1); // gate primitiveendmodule模块实例absumcouthalf_adder:m1absumcouthalf_adder:m2temp0temp1abcincoutsum 模块实例 module_name是模块名，表示需要实例模块。Instance_name是实例名，用于唯一标识实例模块。模块实例语句第二部分用于指定实例模块端口与当前模块（高层模块）信号的连接关系。顺序端口连接模块实例语句，实例模块端口名不出现在实例语句中，只将实际连接信号按照对应的顺序排列于实例名之后的圆括号内部。顺序端口连接模块名实例名信号连接 模块实例andornot 模块实例 模块实例二选一数据选择器逻辑图二选一数据选择器逻辑符号 模块实例[n:m]表明信号sig1, sig2, ..., sign的宽度，n和m为整数。模块mux2to1 gate实例时引用信号a的分量，比如a[0]，表示信号a的最低位，a[7]表