《FPGA数字系统设计》02 门级原语.pptxVIP

FPGA数字系统设计门级原语 门电路(gate)：实现基本逻辑运算的单元电路。门级原语(gate primitive)一种逻辑门电路的描述方法。基本门电路的电路符号门级原语 门级原语 module half_adder( input wire a, b, output wire sum, cout); ? /* gate primitive */ and and_u0(cout, a, b); xor xor_u1(sum, a, b); ?endmodule半加器电路原理图half_addercoutsum 二选一数据选择器snp1p2门级原语 gate name门级原语名，Verilog HDL提供基本逻辑门原语。instance name可选的实例名，要求实例名定义符合Verilog HDL标识符定义的一般规则。(sig1, sig2, ...,sign)圆括号内包括信号列表。信号列表内部信号按顺序排列，前面的信号为输出信号，后面信号为输入信号。gate_name [instance_name] (sig1, sig2, ..., sign);module myand(? ? input a,? ? input b,? ? output and_ab);? ? /* gate primitive */? ? and and_u0(and_ab,a,b);endmodule门级原语 Verilog HDL支持的多输入门包括：与门(and)或门(or)异或门(xor)与非门(nand)或非门(nor)同或门(xnor) 多输入逻辑门门级原语 Verilog HDL支持的多输入门包括：与门(and)或门(or)异或门(xor)与非门(nand)或非门(nor)同或门(xnor) module gates_primitive(? ? input a, b,? ? output and_ab, ? /* and */? ? output or_ab, ? ?/* or ?*/? ? output xor_ab, /* xor */? ? output nand_ab, /* nand */? ? output nor_ab, /* nor */? ? output xnor_ab /* xnor */);? ? and and_u0(and_ab, a, b);? ? or ?or_u1 (or_ab, ?a, b);? ? xor xor_u2(xor_ab, a, b);? ? ? ? nand nand_u3(nand_ab, a, b);? ? nor ?nor_u4(nor_ab, a, b);? ? xnor xnor_u5(xnor_ab, a, b);endmodule门级原语 门级原语module gates_primitive(? ? input a, b,? ? output and_ab, ? /* and */? ? output or_ab, ? ?/* or ?*/? ? output xor_ab,? ? output nand_ab,? ? output nor_ab,? ? output xnor_ab);? ? and and_u0(and_ab, a , b);? ? or ?or_u1 (or_ab, ?a , b);? ? xor xor_u2(xor_ab, a , b);? ? ? ? nand nand_u3(nand_ab, a , b);? ? nor ?nor_u4(nor_ab, a ,b);? ? xnor xnor_u5(xnor_ab, a,b);endmodule综合(Synthesis):高抽象层次向低抽象层次转换寄存器传输级(Register Transfer Level, RTL) 门级原语Verilog HDL支持多输出逻辑门反相器（not）缓冲器（buf）三态门notif0, 三态门notif1, 三态门bufif0, 三态门bufif1多输出逻辑门 门级原语多输出逻辑门/*gate primitive: multiple output gate*/module gates_tri(? ? input din,? ? input ctrl,? ? output dout1,? ? output dout2,? ? output dout3,? ? output dout4,? ? output dout5,? ? output dout6);? ? not ? ?not_u0(dout1,din);? ? notif0 notif0_u1(dout2,din,ctrl);? ? n