《FPGA数字系统设计》04 模块实例02.pptxVIP

FPGA数字系统设计模块实例 全加器inputoutputabcinsumcout0000000110010100110110010101011100111111全加器电路真值表全加器电路逻辑图sum? 全加器门级描述全加器综合结果(RTL) 全加器模块实例描述全加器结构描述 全加器模块实例描述半加器门级描述半加器电路原理图half_addercoutsum 模块实例语句模块实例语句module_name instance_name( .formal_signal1(actual_name1), .formal_signal2(actual_name2), … .formal_signaln(actual_namen) );模块名模块名：被实例模块的名字；实例名：同一个模块可能被实例多次；实例名用于唯一地标识实例实例名端口映射关系 门级原语Example : even parity circuit Function: the output is asserted when there are even numbers (i.e., 0 or 2) of 1’s from the inputs.inputoutputa[2]a[1]a[0]even00010010010001111000101111011110a[2]a[1]a[0]even 模块实例语句模块定义、端口列表和端口声明.模块实例(module instantiation);顺序端口连接；当结构复杂时容易出错！ 结构级描述完全等价于与电路原理图的描述方式；适于规模比较小的电路； xor_c u1 ((a[2]),(a[1]),(tmp));模块名实例名端口连接名 模块实例语句模块定义、端口列表和端口声明.模块实例(module instantiation);顺序端口连接；当结构复杂时容易出错！ 结构级描述完全等价于与电路原理图的描述方式；适于规模比较小的电路； xor_c u1 ((a[2]),(a[1]),(tmp));模块名实例名端口连接名 模块实例语句模块实例模块实例支持命名端口连接； 结构级描述完全等价于与电路原理图的描述方式；适于规模比较小的电路； xor_c xor_u1 (.a(a[2]),.b(a[1]),.y(tmp));实例名端口连接名模块名 模块实例语句门级原语门实例实例名可选 结构级描述完全等价于与电路原理图的描述方式；适于规模比较小的电路； xor u1 (tmp0, a[2], a[1]);实例名端口连接名模块名 模块实例语句netreg or netnetinputinoutnetreg or netnetoutput从模块内部讲(模块定义)，输入端口必须是线网类型;输出端口可以是线网或者寄存器类型;双向端口必须是线网类型。 模块实例语句netreg or netnetinputinoutnetreg or netnetoutput从模块外部来看(模块实例)，输入端口可以连接到线网或者reg类型的变量，输出端口必须连接线网类型的变量，而不能连接reg类型的变量，双向端口只能连接线网类型的变量。 陈列实例语句门阵列实例门阵列实例：简化代码编写 陈列实例语句 谢谢大家