《FPGA数字系统设计》05 逻辑电路仿真.pptxVIP

FPGA数字系统设计逻辑电路仿真 数字电路仿真仿真(Simulation)指不真正搭建电路的情况下，通过软件模拟电路工作过程，确定电路功能(Function)是否正确。RTL描述-综合(Synthesis)行为级描述(Behavioral Description)面向对象编程(System Verilog/VHDL)验证电路功能验证电路RTL级描述 数字电路仿真行为仿真(Behavioral Simulation)：电路行为级描述不需要综合，只要功能符合设计要求;电路行为级描述进行仿真过程称为行为仿真;对电路行为级描述和仿真方案进行完善、优化;确定电路的行为级描述满足设计要求; 数字电路仿真设计人员完成设计寄存器传输级(Register Transfer Lever, RTL)描述后，测试人员采用与行为级描述相同仿真方案(施加相同激励)，对RTL电路描述进行测试，比较测试结果。RTL级描述进行仿真的过程称为功能仿真(Functional Simulating)。如果行为仿真和功能仿真结果相同，表示RTL描述正确。 数字电路仿真如果行为仿真和功能仿真结果存在差异，说明RTL描述存在问题，需要进一步完善改进，直至RTL描述通过测试。如果仿真过程考虑器件的时序信息(器件的传播延迟等)，称为时序仿真(Timing Simulating)。时序仿真一般在综合之后进行，综合之后才能获得器件的时序信息。 数字电路仿真逻辑电路仿真框架 数字电路仿真逻辑电路仿真框架 数字电路仿真行为仿真和功能仿真，仿真的逻辑框架一致。在顶层模块中实例化两个模块，一个是待测模块(Unit Under Test, UUT)，另一个模块被称为Testbench。Testbench内部产生UUT模块激励信号并输出，接收UUT模块产生的输出信号。将接收到UUT模块输出信号与正确信号(可能来自行为模型的仿真结果)进行对比，确定待测模块功能是否正确。 二选一数据选择器Testbench端口列表空内部信号声明；reg(输入)和wire(输出)UUT实例产生激励 二选一数据选择器Testbench模块声明实例UUT产生激励inital语句块内部使用过程赋值语句，也可以使用条件语句和循环语句等顺序执行语句。inital语句快内部的#n，表示延迟n个仿真时间单位，之后再执行其后的语句。仿真时间单位可以由用户指定。仿真开始时刻，输入信号a=0，b=0，s=0，10个时间单位后，b=1。$stop()是系统内部函数，表示结束停止过程。 二选一数据选择器Testbench过程赋值语句initial块initial块中多条语句包含在begin end之间；initial块内部语句顺序执行；initial块内可以使用循环语句、条件语句等顺序执行语句；intial块本身执行一次。#n表示延迟n个仿真时间单位。initial块内部只能对reg类型变量赋值。 ModelSim简明教程ModelSim是Mentro Graphics公司出品的数字电路仿真软件，支持VHDL和Verilog HDL混合仿真，是当前主流FPGA/ASIC设计仿真软件。ModelSim支持SE/AE不同版本，需要付费使用。初学者建议下载免费使用Start Edition版本，功能能够满足初学者需求。 ModelSim简明教程ModelSim支持多种仿真流程，基本仿真流程(Basic simulation flow)，工程仿真流程(Project flow)多库仿真流程(Multiple library Flow)。ModelSim与Quartus Prime配合使用，简化设计过程。 ModelSim基本仿真流程创建work库ModelSim中，所有设计都编译为库(library)。仿真都是从创建一个叫做work的库开始。work是ModelSim编译器使用的默认库名。编译(Compile)完成work库创建后，设计文件进行编译，结果保存work库中。ModelSim库跨平台兼容。不同平台编译的库在其它平台仿真时，不需要再次编译。 ModelSim基本仿真流程编译(Compile)完成work库创建后，需要对设计文件进行编译，编译结果保存在work库中。ModelSim库跨平台兼容。不同平台编译的库在其它平台仿真时，不需要再次编译。加载与仿真仿真器调用设计的顶层模块，将编译好的设计加载至仿真器。仿真时间设置为0，输入运行命令开始仿真。 基本仿真流程 基本仿真流程 基本仿真流程新建文件夹，拷贝文件菜单命令FileChange Directory 基本仿真流程 基本仿真流程 基本仿真流程 编译选择菜单命令Compile-Compile打开Compile Source Files对话框 基本仿真流程 基本仿真流程 加载设计单元在