《FPGA数字系统设计》01 Verilog HDL和模块.pptxVIP

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2023-09-04 发布于上海
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《FPGA数字系统设计》01 Verilog HDL和模块.pptx

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FPGA数字系统设计;硬件描述语言;硬件描述语言;第一个设计实例; ; ; ; ;模块;模块;模块;模块;模块;模块;模块;用于唯一地标识对象(object)，对象可以是模块、输入输出信号等等。标识符由字母(a-z，A-Z)、数字(0-9)、下划线(_)和美元($)符号组成标识符必须以字母或者下划线起始 $ 通常用于系统任务或者函数 ;尽量保证标识符是描述性的，做到“见名知意”。 Verilog HDL大小写敏感(case-sensitive)。标识符data_bus，Data_bus及DATA_BUS是3个不同的标识符;一般情况下，采用Verilog HDL进行数字设计的公司、研究机构都会编写属于自己的编程规范，其中会规定标示符命名必须遵循的原则，要求代码设计者严格遵守。前后统一的命名规则可以显著提高程序的可读性、有助于代码的调试和维护；;The End