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数字电路与逻辑设计/机械工业出版社第7章 硬件描述语言VHDL主要教学内容7.1 概述7.2 VHDL的基础知识7.3 VHDL结构体的描述方式7.4 结构体的子结构形式7.5 顺序语句和并发语句7.6 VHDL中的信号和信号处理7.7 VHDL的其他语句7.8 多值逻辑7.9 元件例化7.10 配置7.1概述VHDL概述VHDL—— VHSIC Hardwarter Description Language1982年VHDL诞生1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言1993年，IEEE标准化组织对VHDL作了进一步修订，形成新的标准7.1概述VHDL优点支持多种设计方法和技术;VHDL语言与工艺技术独立;多层次描述能力。支持从行为级到门级的多层次硬件功能描述;VHDL语言标准化、规范化，易于共享和复用;VHDL语言的不足之处设计的最终实现取决于针对目标器件的编程器，工具的不同会导致综合质量不一样。7.2 VHDL的基础知识VHDL语言的程序结构LIBRARY（USE）----- 库PACKAGE ----- 程序包集合ENTITY ----- 实体ARCHITECTURE ----- 结构体CONFIGURATION ----- 配置语句7.2 VHDL的基础知识 VHDL程序的结构LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL; ENTITY counter IS PORT (data_in : IN INTEGER RANGE 0 TO 255; clk : IN STD_LOGIC; clear : IN STD_LOGIC; ena : IN STD_LOGIC; load : IN STD_LOGIC; count_out : OUT INTEGER RANGE 0 TO 255）; END counter;端口说明实体说明7.2 VHDL的基础知识结构体说明 ARCHITECTURE behav_count OF counter IS SIGNAL counter_data : INTEGER RANGE 0 TO 255; BEGINPROCESS （clk，clear，load）BEGIN IF （ clear = ‘0’ ） THEN counter_data = 0; ELSIF （ clk ‘EVENT AND clk = ‘1’） THEN IF （ load = ‘1’ ） THEN counter_data = data_in; ELSE7.2 VHDL的基础知识 IF （ena = ‘1’） THEN IF counter_data=255 THEN counter_data= 0 ;ELSE counter_data= counter_data +1; ENDIF;ELSE counter_data = counter_data; ENDIF; ENDIF; ENDIF; END PROCESS; count_out = counter_data; END behav_count;结构体说明7.2 VHDL的基础知识实体（Entity）说明作用：ENTITY（实体）用于定义电路的外观，即IO端口的类型和数量书写格式：ENTITY 实体名 IS [GENERIC（类属表）；] [PORT（端口表）；] [实体说明部分；] [BEGIN 实体语句部分；]END 实体名；7.2 VHDL的基础知识类属说明GENERIC语句用来规定端口的大小、I/O引脚的指派、实体中子元件的数目和实体的定时特性，常用于不同层次之间的信息传递。GENERIC（端口名{，端口名}：[IN]子类型符[：=初始值]; {端口名{，端口名}：[IN]子类型符[：=初始值]}）;例如： GENERIC （m: TIME∶= 3ns）;这个参数说明语句定义了m的类型是时间类（TIME），在构造体内参数m的值为3ns。7.2 VHDL的基础知识端口说明端口模式（MODE）有以下几种类型：IN ;OUT; INOUT;BUFFER端口模式可用下图说明：（黑框代表一个“设计实体”或模块）7.2 VHDL的基础知识结构体书写格式 ARCHITECTURE 结构体名 OF 实体名 IS [定义语句] BEGIN [并发处理语句] END结构体名；7.2 VHDL的基础知识库（Library）库是用以存放经编译后的设计单元，通过其目录可查询和调用。常用的五种库①IEEE库——VHD语言设计中最常见的库。②STD库——VHDL语言的标准库。③WORK库—