quartus频率计时钟设置-QuartusIIEDA频率计设计.pdf

quartus频率计时钟设置_QuartusIIEDA频率计设计 Quartus II9.0 进⾏的EDA频率计设计 1、频率计的测量范围为 1 Hz，量程分 10KHz、100KHz和 1000KHz三档(最⼤读数分别为9.99KHz、99.9KHz、999KHz)。 2、当读数⼤于999时，频率计处于超量程状态。此时显⽰器发出溢出指⽰(最⾼位显⽰F，其余各位不显⽰数字)，下⼀次测量时，量程 ⾃动 增⼤⼀档。读数⼩于000时，频率计处于⽋量程状态。下次测量时，量程减⼩⼀档。 3、要求实现溢出报警功能。即当频率⾼于999KHz时，频率计处于超量程状态，产⽣⼀报警信号，点亮LED灯，从⽽实现溢出报警功能。 4、⽤记忆显⽰⽅式，即计数过程中不显⽰数据，待计数过程结束后，显⽰计数结果，并将此显⽰结果保持到下⼀次计数结束。显⽰时间应 不⼩于1秒，⼩数点位置随量程变更 ⾃动移位。 2. 系统总体设计 本设计采⽤的是直接测频率的⽅法。即测频率法就是在⼀定的时间间隔内TW内，得到这个周期信号重复变化的次数NX ，则被测频率可表⽰ 为FX=NX/TW。 频率计的系统设计可以分为计频基准时钟模块、⾃动换档模块、4位 10进制计数模块锁存模块、译码显⽰模块。 计频基准时钟模块 ： 以1kHZ为基准，产⽣三个不同占⽐的0.5Hz脉冲信号其⾼电平时间分别为 1s、0.1s、0.0 1s，分别⽤以测量频率在0~9.99KHz、 0~99.9KHz、0~999KHz的频率。 ⾃动换档模块 ： 先以最低档位测量，溢出时下⼀次计数 ⾃动切换⾼档位，计数不满 “000”下⼀次 ⾃动切换到低档位。计数溢出999khz时，发出警报。 四位 10进制计数模块锁存模块 ： 四位⼗进制计数，档位基准信号为⾼电平时，开始计数，低电平时锁存输出计数结果的前三位，计数器清零。当溢出或计数不满时，输出换 挡信号。计数刷新频率为0.5Hz。 译码显⽰模块 ： 将计数器输出的结果按位译成7段显⽰数码管对应数字码，根据所选档位信号设置⼩数点位置。刷新频率为 系统框图(可打印) 3. 系统详细设计 3.1 计频基准时钟模块设计 该模块的电路框图 各输⼊输出引脚的定义及作⽤ Clk：为基准时钟信号，选⽤ 1kHz时钟信号 F0 ：根据clk分频出的0.5Hz⾼电平为 1s的计频信号，⽤以0~9.99kHz档计频。 F1：根据clk分频出的0.5Hz⾼电平为0.1s的计频信号，⽤以0~99.9kHz档计频。 F2 ：根据clk分频出的0.5Hz⾼电平为0.0 1s的计频信号，⽤以0~999kHz档计频。 library ieee; use ieee.std_logic_ 1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity dw is port(clk:in std_logic; f0:out std_logic; f 1:out std_logic; f2:out std_logic); end dw; architecture body_dw of dw is begin process(clk) --clk选⽤ 1kHz时钟信号 variable ct:integer range 0 to 2000; begin if clkevent and clk=1then --分频周期为2s的脉冲 ct:=ct+ 1; if ct=2000 then ct:=0; end if; if ct 1000 then f0=1; elsif ct2000 then f0=0; --f0为0.5Hz⾼电平为 1s end if; if ct 100 then f 1=1; elsif ct2000 then f 1=0; --f 1为0.5Hz⾼电平为0.1s end if; if ct 10 then f2=1; elsif ct2000 then f2=0; --f2为0.5Hz⾼电平为0.0 1s end if; end if; end process; end body_dw;复制代码 (可打印) 仿真波形(可打印) 对波形的分析说明： Ct为整数计数，检测到clk上升沿时则加⼀计数，f0,f 1,f2根据ct计数结果分频输出所需脉冲。 3.2 ⾃