四位数字频率计实验报告.docxVIP

数字逻辑电路大型实验报告 姓 名 指导教师 专业班级 学 院 信息工程学院 提交日期 一、实验目的 学习用 FPGA 实现数字系统的方法 二、实验内容 FPGA, Quartus II 和 VHDL 使用练习 四位数字频率计的设计 三、四位数字频率计的设计 工作原理 当系统正常工作时，8Hz 信号测频控制信号发生器进行信号的变换，产生计数信号，被测信号通过信号整形电路产生同频率的矩形波，送入计数模块，计数模块对输入的矩形波进行计数，将计数结果送入锁存器中，保证系统可以稳定 显示数据，显示译码驱动电路将二进制表示的计数结果转换成相应的能够在七段数码显示管上可以显示的十进制结果。 在数码显示管上可以看到计数结果。工作原理图如下： 设计方案 整形电路：整形电路是将待测信号整形变成计数器所要求的脉冲信号 控制信号产生器（分频电路）：用 8Hz 时钟信号产生 1Hz 时钟信号、锁存器信号和cs 信号 计时器：采用级联的方式表示 4 位数 锁存器：计数结束后的结果在锁存信号控制下锁存 译码器：将锁存的计数结果转换为七段显示码 顶层原理图（总图） 注：①CLK1：8Hz 时钟信号输入； CLKIN：待测信号输入； ②显像时自左而右分别是个位、十位、百位、千位； ③顶层原理图中： consignal 模块：为频率计的控制器，产生满足时序要求的三个控制信号； cnt10 模块：有四个，组成四位十进制（0000-1001）计数器，使计数器可以从0 计数到 9999； lock 模块：有四个，锁存计数结果； decoder 模块：有四个，将 8421BCD 码的锁存结果转换为七段显示码。 底层 4 个模块（控制信号产生模块，十进制计数器模块，锁存器模块，译码模块）的仿真结果。 cnt10 模块（十进制计数器模块）： 输入:CLK：待测量的频率信号（时钟信号模拟）； CLR：清零信号，当clr=1 时计数器清零，输出始终为0000，只有当clr=0 时，计数器才正常计数CS：闸门信号，当cs=1 时接收clk 计数，当cs=0 时，不接收clk，输出为 0； 输出： co:进位信号，图中，在 1001（9）的上方产生一个进位信号0，其余为 1。qq：计数器的四位二进制编码输出，以十进制输出。 总 1i重攫-5 总 1i 重攫-5 llJ n: I El 色 Marter Time Bar: 11.7nS! 业 沁inte『 38.17 m Interval: 38.11 ms Start End: V吐 UI11..ps40. 0l V吐 UI 11.. ps 40. 0 l lllS 80. 0 ms | 1:20. 0 ITIS N 劲 e ， iSO. 0 m二 l 200.0 Ill 吐K clr CO C5 田 qq qq[O] 叹[ 1] q[2] qq[3] 0100 -U B B B B B 厂 疤 庖 郔 漫 泊 -L-－ec-l－C-－？－＿＿各 BBBjg B il 仁 凶 B B B r r巴ad ;::li=ttin s t i l 色S = 0E -－m El 七巳＿s e t.t i n crs _ t i l 扫 ＝0 丘 m:lt -c 可 t 夕l 工siqnal tr:fillsi t.ions to 工 工 e d u c e m.eTILor:y r:e qu i r:巳IO.巳 nt s i3 em 己 l e d lock 模块（锁存器模块）：输入 clk 模拟锁存信号，dd 模拟十进制计数器结果； 艺函 艺函生 40. 0 usH幼 茂I80.0， us120.，0 us160 . 0 usI200. 0 uIr ,IIIIIr ,II 40. 0 us H幼 茂 I 80.0， us 120.，0 us 160 . 0 us I 200. 0 u I r , I I I I I r , I I I I , ： dd[O] 拉[1 ] dd[2] dd[3] qq qq[O] qq[i] qq[2] qq[3] 0001 0100 1 ： ::: ：} a B e m T k.d 1 C. JU E1 e a M 实 ＿ －． ＿OO。lIIII 111_1- ＿ OO。l IIII 111_1 -U b1111n-1111 1111-O-OO00「0 1111-·III_I i ，了111 i 田 Flow S,. Flow SE i Simulai 托日S1J1T『1 :tJ却 l 仑Value at14.4 II.S875. 0 ms！1. 38！1