数字电路课程设计报告[1].docVIP

作者姓名 论文（设计）题目（宋体五号字，居中） PAGE 1 PAGE 2 成 绩 指导教师： 《EDA技术与实验》课程设计 题 目： 数字秒表 姓 名： 000 院 系： 电子信息工程系 专 业： 通信工程 班 级： 通信101 学 号： 010705119 指导教师： 000 2012年 12 月 作者姓名 论文（设计）题目（宋体五号字，居中） 基于EDA技术的数字秒表的设计 本课程设计是基于EDA技术中的verilog语言所设计的数字秒表。 引言 Verilog HDL是一种硬件描述语言（HDL:Hardware Discription Language），是一种用文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。 Verilog HDL是目前世界上最流行的硬件描述语言之一，是在20世纪80年代中期开发的。现在，随着系统级FPGA以及片上系统的出现，软硬件协同设计和系统设计变得越来越重要。传统意义上的硬件设计越来越倾向于与系统设计和软件设计相结合。而且使用verilog语言具有周期短，体积小，调试方便等优点更加使得verilog更加具有竞争力并且开始涉及到各行各业，例如电子行业中的秒表。如果我们输入三个数据，这三个数据控制着秒表的暂停，开始，清零。在这次的设计中将只会设计模版这一块不涉及到数据现实这一块。 二． 设计要求 1）具有暂停、启动功能。 2）具有复位功能。 3）用六个数码管分别显示百分秒、秒和分钟。 三． 设计原理 （1）秒表的逻辑结构比较简单，它主要由十进制计数器，六进制计数器，分频器，数据选择器。在整个秒表设计中最主要的是获得一个100HZ的计时脉冲，除此之外还需要一个清除信号和暂停信号，以便能够随时进行停止，启动，以及清零复位。 （2）秒表共有六个输出信号，他们分别是百分之一秒，秒，分。还有三个输入信号，他们分别是暂停信号，清零信号，开始信号。 四． 实验设计方案 利用芯片完成除时钟源，按键和显示器之外的所有数字电路功能，所有数字功能都能用verilog 语言实现。这样的设计具有周期短，体积小，调试方便等功能。 五． 实验原理框图 六． 软件设计与波形仿真 6.1 对应的信号 对应的输出信号的含义 msh msl sh sl mh ml 百分秒的高位 百分秒的低位 秒的高位 秒的低位 分的高位 分的低位 对应的输出信号及其作用 控制端 取值 功能 复位（clr） 1 异步清零 0 计数 计数/暂停键（pause） 1 暂停 0 计数 6.2 计数器总程序 module shiyan(clk,clr,pause ,msh,msl,sh,sl,mh,ml,pause1); input clk,clr,pause; 定义 output[3:0]msh,msl,sh,sl,mh,ml,pause1; reg[3:0] msh,msl,sh,sl,mh,ml,pause1; reg cn1,cn2;//cn1 为百分秒向秒进位，cn2为秒向分的进位。 //******************* 百分秒计数进程，每秒满100，cn1产生一个进位 ******************* always @(posedge clk or posedge clr) begin if(clr)begin //异步清零 {msh,msl}=8h00;cn1=0; end else if(!pause) //pause 为0时程序正常运行，pause=1时，程序暂停运行。 begin if(msl==9) begin msl=0; if(msh==9) begin msh=0;cn1=1;end else msh=msh+1; end else