基于FPGA的微处理器内核设计实现分析嵌入式开发.docxVIP

10MHz。内核运行的测试程序和数据以事先机器代码的形式“固化”在一个程序模块内替代ROM，系统可以核由以下几个部分组成：中央控制单元 10MHz。内核运行的测试程序和数据以事先机器代码的形式“固化”在一个程序模块内替代ROM，系统可以 核由以下几个部分组成：中央控制单元(CPU)，算术逻辑运算单元(ALU)，寄存器组控制器(REGSC 计数一次，与传统MCS-51单片机一个机器周期计数一次效果等同。在与外界用串行端口通信时机器周期有差 总线，只要给出相应的读控制信号就可以从通用数据总线上得到来自寄存器组的DIRECT数据，这样ALU在 -. 基于 FPGA的微处理器内核设计与实现 关键字： 看门狗 复位 逻辑 与传统投片实现 ASIC相比， FPGA具有实现速度快、 风险小、 可编程、 可随时更改升级等一系列优点，因而得到了越米越广泛的应用。 MCS-51 应用时间长、 X 围广，相关的软硬件资源丰富，因而往往在 FPGA应用中嵌人 MCS-51 内核作为微控制器。但是传统 MCS-51 的 指令效率太低，每个机器周期高达 12 时钟周期，因此必须对内核加 以改进，提高指令执行速度和效率，才能更好地满足 FPGA的应用。 通过对传统 MCS-51 单片机指令时序和体系结构的分析，使用 VHDL 语言采用自顶向下的设计方法重新设计了一个高效的微控制器内核。 改进了的体系结构，可以兼容 MCS-51 所有指令，每个机器周期只需 1 个时钟周期， 同时增加了硬件看门狗和软件复位功能，提高了指令 执行效率和抗干扰能力。 1 系统设计 1.1 模块划分 本内核在划分和设计模块时， 基于以下几条原则： (1) 同步设计，提高系统稳定性和可移植性； (2)功能明确，功能接近 总结资料 S-51系列单片机为提高抗干扰能力通常使用外置看门狗或者采用软件陷阱的方式使系统复位。本内核增加了硬地址并送往ROM。在寄存器组的读写中，用读译码电路选择输出操作数据，写译码电路写入结果数据。这种结构 S-51系列单片机为提高抗干扰能力通常使用外置看门狗或者采用软件陷阱的方式使系统复位。本内核增加了硬 地址并送往ROM。在寄存器组的读写中，用读译码电路选择输出操作数据，写译码电路写入结果数据。这种结构 PU对指令的执行分为四个阶段：取指-译码、执行、执行-回写、回写-预取指。指令执行流程如图4所示。在 (4)模块信号的输出采用寄存器输出的方式。这样可以提高系统的可靠性，一旦出错也容易确定问题所在。本内 -. 的放在同一个模块内以减少模块的数量和模块之间的互连线， 同时利 于综合时的优化； (3)模块之间的接口时序预先定义好， 并严格按定义 的时序要求编写每个模块； (4)模块信号的输出采用寄存器输出的方 式。这样可以提高系统的可靠性，一旦出错也容易确定问题所在。 本内核由以下几个部分组成：中央控制单元(CPU)，算术逻辑运算单 元(ALU)， 寄存器组控制器(REGS_CTR)， 定时器／计数器(T／C)，通用 串行接口(UART)，看门狗(WT_DOG)，如图 1 所示。 1.2 提高速度的方法 本内核采用以下几种办法来提高速度。 (1) 采用多数据通道：本内核取消了传统 MCS-51 系列单片机的单一 总线，采用直连结构，各模块的数据传输使用单向专用数据线， 尤其 在数据交换频繁的ALU与REGS_CTR之间采用四条单向数据线相互连 接，提高了数据传输的并行度， 从而加快了数据的传输。 (2) 采用双相时钟： 如图 2 所示。 CLK时钟上升沿 CPU发出控制信号， I／O 端口采样外部信号即图 1 中流入 REGS_CTR的数据或控制信号； CLK1 时钟上升沿把数据写入寄存器中并把刷新后的数据或控制信号 发出， 即图 1 中虚箭头表示的数据流向。这样 REGS_CTR的读写分别 在两个时钟的上升沿，减少了一个时钟周期的等待，时钟频率提高了 一倍。 总结资料 虚箭头表示的数据流向。这样REGSCTR的读写分别在两个时钟的上升沿，减少了一个时钟周期的等待，时钟双相时钟：如图2 虚箭头表示的数据流向。这样REGSCTR的读写分别在两个时钟的上升沿，减少了一个时钟周期的等待，时钟 双相时钟：如图2所示。CLK时钟上升沿CPU发出控制信号，I／O端口采样外部信号即图1中流入REGS 10MHz。内核运行的测试程序和数据以事先机器代码的形式“固化”在一个程序模块内替代ROM，系统可以 TR)，定时器／计数器(T／C)，通用串行接口(UART)，看门狗(WTDOG)，如图1所示。1.2 -. (3) 采用寄存器组： FPGA内部有极为丰富的寄存器资源， 本内核取消 了传统的同一时间只能读或者写的 RAM 块，代之以可同时进行不同 地址读写操作的寄存器组。 一