原创力文档- 2
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- 2023-10-25 发布于江苏
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Verilog程序设计交通灯控制
`timescale 1ns / 1ps
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// Company:
// Engineer:
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// Create Date: 16:38:22 04/22/08 // Design Name:
// Module Name: traffic
// Project Name:
// Target Device:
// Tool versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
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module traffic(CLK,EN,LAMPA,LAMPB,ACOUNT,BCOUNT);
//端口说明
output[7:0] ACOUNT,BCOUNT; output[3:0] LAMPA,LAMPB;
input CLK,EN;
//内部信号说明
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