基于中芯国际0.13um自偏置锁相环设计的综述报告.docxVIP

基于中芯国际0.13um自偏置锁相环设计的综述报告

自偏置锁相环（Self-biasedPhaseLockedLoop，简称SBPLL）是一种常用的时钟锁相电路,用于把时钟信号的相位与频率与参考时钟进行锁相同步。在数字通信、无线电和光电子技术等领域中有着广泛的应用。中芯国际（SMIC）的0.13um工艺是目前较为成熟的集成电路工艺之一，有着较好的性能和可靠性，因而成为众多锁相环设计中较为优选的工艺之一。

一、锁相环基础原理

锁相环基础原理是以负反馈机制为核心。通过将参考信号与VCO产生的输出信号进行比较，并将误差放大后送入低通滤波器，使得输出信号的相位差和频率差不断逼近于零，最终使得输出信号与参考信号相位和频率保持一致。

二、SBPLL结构

SBPLL采用常见的环路结构。它由比较器、低通滤波器、VCO和反馈器组成。其中，比较器用于将参考信号与VCO输出的信号进行比较；低通滤波器用于滤除比较器输出的高频误差信号；反馈器用于将VCO输出信号送回比较器，完成锁相环的反馈控制。

SBPLL与其他锁相环不同之处在于，它利用了VCO的自偏置特性，避免了在锁相环中引入额外的偏置电流。VCO在控制电压VC环路未连接时，它可以通过内部电路自行产生一个偏置电压，使得在VC环路连接之后，不需要在外部加入任何偏置电流，从而避免了由于引入外部偏置电流而导致的功耗增加和锁相环带宽变窄等问题。

三、0.13um工艺的SBPLL设计

1.VCO电路设计

VCO主要由电压控制电容（varactordiode）和多晶硅电阻（polyresistor）构成。其中，varactordiode用于控制电容并实现电压控制，多晶硅电阻用于控制VCO振荡频率。在0.13um工艺中，VCO的振荡频率范围为1GHz至2GHz,因此需要合理地设计varactordiode和polyresistor参数，以满足工艺的限制和相应的运算要求。

2.比较器电路设计

比较器是锁相环中比较关键的一部分，它需要能够承受高速和较大的电压信号。在0.13um工艺中，使用不同的CMOS电路结构来实现比较器功能，如NAND比较器和电流比较器。同时，在电路设计中需要考虑到功率消耗和面积等方面的优化。

3.低通滤波器设计

低通滤波器用于滤除比较器输出的高频噪声信号，从而确保输出信号的稳定性。在0.13um工艺中，采用RC低通滤波器结构，并选择合适的电容和电阻参数，以满足相应的工艺和设计要求。

四、优缺点

优点：

1.高精度：可以满足高精度时钟同步要求。

2.低功耗：由于VCO的自偏置特性，可以避免额外的偏置电流，从而降低功耗。

3.可靠性高：0.13um工艺相对成熟，具有较高的可靠性和稳定性。

缺点：

1.高敏感度：由于反馈控制机制和共模抑制问题，对于环境噪声和输入信号抖动较为敏感。

2.空间限制：锁相环电路需要较大的面积，不利于集成电路的密度提高。

3.抖动问题：由于锁相环中存在噪声和非线性回路等问题，会导致输出信号抖动和相位误差增大。

五、总结

自偏置锁相环是一种常见的时钟同步电路，其利用VCO的自偏置特性避免了引入外部偏置电流的问题，从而降低了功耗和成本。在0.13um工艺下的SBPLL设计中，需要兼顾工艺和设计要求，合理选择电路结构和参数以达到较高的性能和可靠性。虽然其存在一些缺点，但仍有着广泛的应用前景和研究价值。