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《VHDL语言与EDA技术》课程试卷（1）
一、分析下列代码。（共30分）
1、（9分）
1entitycounteris
2port(clk,rst:INBIT;
3count:OUTintegerrange0to7);
4endcounter;
5architecturecounterofcounteris
6begin
7process(clk,rst)
8variabletemp:integerrange0to7;
9begin
10if(rst=‘1’)then
11temp:=0;
12elsif(clk’eventANDclk=‘1’)then
13temp:=temp+1;
14endif;
15count=temp;
16endprocess;
17endcounter;
试分析，该代码描述的是什么功能电路？
2、（6分）
1libraryIEEE;14
2useIEEE.STD_LOGIC_1164.ALL;15
3useIEEE.STD_LOGIC_ARITH.ALL;16
4useIEEE.STD_LOGIC_UNSIGNED.ALL;17
5entitydecoder_7segis18
6Port(seg:instd_logic_vector(3downto0);19
7q3:outstd_logic_vector(6downto0));20
8enddecoder_7seg;21
22
9architectureBehavioralofdecoder_7segis23
10begin24
11process(seg)25endcase;
12begin26endprocess;
13casesegis27endBehavioral;
第1页,共4页
试分析，该代码描述的是什么功能电路？
若不写第24行代码，是否可以？说明理由。
3、（6分）
1ENTITYexam2IS7BEGIN
2PORT(a,b,c,d:INBIT;8f=temp1XORtemp2;
3f:OUTBIT);9temp1=aANDb;
4ENDexam;10temp2=cORd;
5ARCHITECTUREexOFexam2IS11ENDex;
6SIGNALtemp1,te
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